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Bereits bekannt ist, dass AMD den CCD für die kommenden Epyc-Prozessoren mit Zen-6-Kernen alias Venice bei TSMC in einem 2-nm-Prozess fertigen wird. Um welchen Prozess es sich genau handelt, ist noch nicht bekannt. Leaker Kepler_L2 vermerkt im Forum von AnandTech: Der N2P-Prozess und damit eine auf Leistung optimierte Variante soll es sein.
In N2P gefertigt werden sollen die CCDs mit zwölf Zen-6-Kernen je Chip. Auch die Dense-CCDs mit den Zen-6c-Kernen sollen in N2P gefertigt werden. Aufgrund der Optimierung kann AMD hier laut Gerüchten 32 Kerne auf ein CCD packen. Der L3-Cache im CCD mit den normalem Zen-6-Kernen soll im gleichen Maße wie die Anzahl der Kerne ansteigen. Aus 32 MB würden demnach 48 MB werden.
Spannend wird es beim IOD, den AMD bei den Ryzen- und Epyc-Prozessoren einsetzt und der neben der integrierten Grafikeinheit (für die Ryzen-Prozessoren) sämtliche I/O-Funktionen sowie die Anbindung des Arbeitsspeichers übernimmt. Diesen soll AMD in N3P bei TSMC fertigen lassen. Zwischenzeitlich war ein Auftrag für Samsung im Gespräch. Doch offenbar konnte der SF4X-Prozess nicht überzeugen.
Mit einer Fertigung in N3P würde der IOD einen großen Sprung machen, denn bisher wurde dieser in 6 nm hergestellt. Bei den CCDs ist der Sprung zumindest auf den CCD mit Zen-5c-Kernen nicht ganz so groß, denn auch dieser wurde schon in 3 nm gefertigt, während die restlichen CCDs in 4 nm vom Band liefen.
Ob AMD tatsächlich eine Fertigung in N2P und N3P für die kommenden Prozessoren bei TSMC in Auftrag geben wird, bleibt abzuwarten. Bisher bestätigt hat man nur die Fertigung in 2 nm für die kommenden Epyc-Prozessoren.
Weitere Details, wie etwa die Chipgröße, sind bisher nicht bekannt. Auf dem Financial Analyst Day am 11. November könnte AMD erste Details zu den Epyc-Prozessoren mit Zen-6-Kernen verraten.
| Fertigung | Die-Größe | Transistoren | Dichte | |
| Zen (Zeppelin) | 14 nm | 212 mm² | 4,8 Milliarden | 22,6 MTr/mm² |
| Zen+ (Zeppelin) | 12 nm | 212 mm² | 4,8 Milliarden | 22,6 MTr/mm² |
| CCD (Zen 2, Aspen Highlands) | 7 nm | 74 mm² | 3,9 Milliarden | 52,7 MTr/mm² |
| IOD (Zen-2-Generation) | 12 nm | 125 mm² | 2,09 Milliarden | 16,7 MTr/mm² |
| CCD (Zen 3, Breckenridge) | 7 nm | 80,7 mm² | 4,15 Milliarden | 51,4 MTr/mm² |
| IOD (Zen-3-Generation) | 12 nm | 125 mm² | 2,09 Milliarden | 16,7 MTr/mm² |
| CCD (Zen 4, Durango) | 5 nm | 71 mm² | 6,5 Milliarden | 92,9 MTr/mm² |
| IOD (Zen-4-Generation) | 6 nm | 122 mm² | 3,4 Milliarden | 27,9 MTr/mm² |
| CCD (Zen 5, Eldora) | 4 nm | 70,6 mm² | 8,315 Milliarden | 117,78 MTr/mm² |
| IOD (Zen-5-Generation) | 6 nm | 122 mm² | 3,4 Milliarden | 27,9 MTr/mm² |
| CCD (Zen 6, Monarch) | 2 nm (N2P) | - | - | - |
| IOD (Zen-6-Generation) | 3 nm (N3P) | - | - | - |
Im Text werden allerlei Codenamen genannt. Eine Übersicht aller Codenamen, Zeiträume und geplanten Fertigungsschritte für die zukünftigen Prozessoren von AMD und Intel bekommt ihr hier.
