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AMDs Roadmap: Zen 2 und Vega 7 nm fertig – Zen 3, Navi und Next-Gen im Plan

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amdIn der Präsentation der Ryzen-Pro-Mobile-Prozessoren sowie der Ankündigung zu den Ryzen-Threadripper-Prozessoren der zweiten Generation im Sampling bestärkt AMD nochmals seine Pläne zu den zukünftigen CPUs und GPUs.

Derzeit liefert AMD die neuen Ryzen-Prozessoren alias Pinnacle Ridge in 12 nm aus und natürlich sind auch die Modelle in 14 nm noch immer in der Fertigung. Laut eigener Bekundung ist die Zen-2-Architektur bereits fertig entwickelt und soll auch schon das Tape Out geschafft haben. Die Prozessoren auf Basis von Zen 2 werden in 7 nm gefertigt. Während die 12-nm-Fertigung den Ryzen- und Ryzen-Threadripper-Prozessoren vorbehalten bleibt, sollen mit Zen 2 auch die Epyc-Prozessoren auf die neueste Generation gehievt werden. Die Entwicklung der Zen-3-Architektur befindet sich laut AMD ebenfalls im Plan.

Natürlich hat AMD auch schon längerfristige Pläne in der Schublade. Im Rahmen eines Marketing-Videos zum ersten Geburtstag der Ryzen-Prozessoren sprachen AMD natürlich auch über eine langfristige Perspektive für die Zen-Architektur. Im Video ist die Rede von Zen 5, also der fünften Generation der Zen-Architektur. Die Entwicklung daran soll bereits begonnen worden sein.

Entsprechende Äußerungen gibt es außerdem zur GPU-Roadmap. In der Bekanntgaben der Quartalszahlen für das erste Quartal 2018 erwähnte AMD, dass die ersten Samples der Vega-GPU in 7 nm alias Vega 20 bereits in den Laboren getestet werden würde. Demnach ist die Entwicklung daran soweit abgeschlossen.

An dieser Stelle sei noch einmal erwähnt, dass Vega in 7 nm kein Radeon/Gaming-Produkt werden wird. AMD sprach in diesem Zusammenhang immer von einem Radeon-Instinct-Produkt. Zudem soll die Architektur in der Form geändert worden sein, dass die Double-Precision-Leistung die Hälfte der Single-Precision-Leistung betragen soll. Damit wird das Verhältnis wieder auf Niveau der Hawaii-Architektur gebracht. Daher wird die Leistung für Spieler kaum bis gar nicht profitieren (abgesehen vom höheren Takt durch die kleinere Fertigung). Alles spricht für eine klare Auslegung auf den Datacenter-Einsatz.

Die Navi-Architektur, die in 7 nm gefertigt und 2019 erscheinen soll, befindet sich laut AMD ebenfalls im Plan. Navi soll die Mittelklasse bedienen und keine High-End-GPU werden. Für Navi aber auch die darauffolgende Architektur, die bisher als Next-Gen bezeichnet wird, gibt es laut Gerüchten Ansätze für eine Skalierung der Leistung per Multi-Chip-Module. Die Pläne umzusetzen dürfte aber nicht ganz einfach werden. AMD spricht aber auch bei der Next-Gen-Architektur von einer im Plan verlaufenden Entwicklung.

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Kommentare (50)

#41
Registriert seit: 14.08.2014

Oberbootsmann
Beiträge: 892
Ob Ober- oder Mittelklasse, AMD kriegt die Rohleistung bislang einfach nicht auf die Straße. Solange dieses Architekturproblem nicht gelöst ist (siehe Bulldozer/Ryzen), werden sie weiter zweite Wahl bleiben.
#42
Registriert seit: 09.09.2008

Vizeadmiral
Beiträge: 6663
Wo bekommt Ryzen die Leistung nicht auf die Straße?

Wer MT Leistung braucht fährt doch bestens mit Ryzen?
#43
Registriert seit: 14.08.2014

Oberbootsmann
Beiträge: 892
Zitat mastergamer;26320261
Wo bekommt Ryzen die Leistung nicht auf die Straße?

Wer MT Leistung braucht fährt doch bestens mit Ryzen?


Nee, Ryzen ist ja offensichtlich die Lösung für die seit Bulldozer bestehenden Probleme. Denn da ließ sich letztlich nichts kaschieren, das ganze Konzept mußte in die Tonne.
#44
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Registriert seit: 02.05.2017

BannedForEveR
Beiträge: 9081
Ihr habt aber schon mitbekommen, dass nach Navi eine ganz neue Architektur kommen wird?

AMD entwickelt Nachfolger der GCN-Architektur
#45
Registriert seit: 14.08.2014

Oberbootsmann
Beiträge: 892
Zitat Holzmann;26320284
Ihr habt aber schon mitbekommen, dass Navi eine ganz neue Architektur wird?

AMD entwickelt Nachfolger der GCN-Architektur


1. Quelle Wccftech :hmm:
2. Dort steht, daß nicht Navi die neue Architektur erhalten wird, sondern erst Navis Nachfolger.
#46
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Registriert seit: 02.05.2017

BannedForEveR
Beiträge: 9081
Sorry, ich war nicht richtig, es stimmt Navi wird tatsächlich noch auf GCN basieren, allerdings sehr stakt überarbeitet.
#47
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Leipzig
Flottillenadmiral
Beiträge: 5086
Was ist bei dir Sehr stark überarbeitet?
#48
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Registriert seit: 02.05.2017

BannedForEveR
Beiträge: 9081
Durch den neuen Fertigungsprozess in 7 nm sowie eine vollkommen überarbeitete Architektur erwartet man nicht nur eine höhere Effizienz,
sondern auch eine signifikante Leistungssteigerung, welche an die aktuellen Vega-Grafikkarten sowie die Nvidia GeForce GTX 1080 herankommen soll, und das in der Mittelklasse.
Der Verzicht auf HBM zu Gunsten einen vollkommen neuen Speicherinterface auf GDDR6 Basis. Brachial wird die Anpassung am Preisgefüge sein, ich reche mal mit 259 Dollar pro Card.
#49
Registriert seit: 23.08.2010

Leutnant zur See
Beiträge: 1071
Zitat fdsonne;26320134
Warum sollte das ein Problem sein?


Wir haben mehr oder weniger die gleiche Frage, wie ordnet man das an oder macht das am Besten, sodass alle Controller direkt miteinander verbunden sind? Beim Viereck hat man in der Mitte ganz einfach diese X Verbindung. Aber wie macht man das sonst?

Bildet man ein Sechs- respektive Achteck? => Platzverschwendung, da unnötige Zwischenräume entstehen?
Bleibt man beim Viereck? => Längere Verbindungen nötig => Wie wirkt sich das auf die Latenzen aus? Fehleranfälliger?
Sehen wir einen Ringbus oder ähnlichen Ansatz im CCX? :D

Vielleicht stelle ich mir das auch einfach nur zu kompliziert vor und sehe daher keine einfach Lösung.


Zitat fdsonne;26320134

PS: dass man die CCX Anzahl erhöht aber bei vier Cores bleibt halte ich für unwahrscheinlich. Zwischen den CCXen entsteht ja jetzt schon eine Latenz. Beim ersten Ryzen (keine Ahnung wie das aktuell ist - kenne keine derartigen Messungen) wird durch den Zwang über zwei CCXen zu arbeiten teils sogar ne ganze Menge Performance verschenkt. Da gabs Benches mit gestellten Szenarien und 20% und mehr Unterschied zwischen CCX1 und 2 vs. CCX1 oder 2 only. Bei exakt gleichem Rest...


Dem könnte man durch einen höheren Takt der Data Fabric entgegenkommen, so wie man es aktuell bei Ryzen mit höherem Ramtakt macht.


Zitat fdsonne;26320134
Da auf drei oder gar vier CCXen zu setzen bringt am Ende doch keine sonderliche Vorteile - da man so oder so ne neue Maske braucht und nicht einfach die alten DIEs weiter nutzen kann. Wozu also daran festhalten? Ein Vollmodulares Design ist doch gerade bei solchen Punkten von Vorteil - man skaliert einfach die Teile nach oben ohne wirklich viel neu zu entwickeln. Ob das nun also vier Cores + 8MB Cache oder sechs Cores + 8/12MB Cache sind, spielt weniger eine Rolle...


Bezogen auf den Mainstream stimme ich dir da zu, also bezogen auf die normalen Ryzen. Aber bei Threadripper können hier schon Vorteile ergeben. Die Latenzen sind laut dem Test von THG bei Die-To-Die (257ns) deutlich höher als bei Cross-CCX (178ns). Wenn jetzt 4 anstatt 2 CCX auf einem Die liegen, dann könnte man Threadripper Modelle bis 16 Kerne mit Latenzen im Cross-CCX-Bereich bringen und auch Threadripper Modelle mit 2 aktiven Dies könnten geringere Average Latenzen haben, wenn man durch schlaue Mechanismen die Die-to-Die-Kommunikation einschränkt. Letzteres würde dann auch für Epyc gelten.

Cache und Speicher-Performance, IPC - AMD Ryzen 7 2700X und Ryzen 5 2600X im Test
#50
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Beiträge: 34159
Zitat Paddy92;26320390
Vielleicht stelle ich mir das auch einfach nur zu kompliziert vor und sehe daher keine einfach Lösung.

Wahrscheinlich das...
Ich würde mich nicht auf diese schematische Darstellung mit dem Kreuz im Viereck versteifen. Das ist halt nur ein Schema. Wie du auf dem DIE Shot sehen kannst ist das kein Kreuz in der Mitte, sondern da hängen quasi pro Core vier Blöcke Cache verbunden über diese "Mittelstege" zusammen.
Warum sollte man dort nicht jetzt einfach zwei weitere dieser Dinger dran bauen können?
Nimmt man das Schema 1:1, kreuzen sich die Datenleitungen in der Mitte, wenn das mit zwei Sachen geht, geht das mit drei auch. Dann bekommt halt jeder Cacheblock eine Verbindung mehr und du hast alle sechs Cores angebunden.

Wie man das am Ende genau realisiert, ist denke ich nicht das größte Problem. NV hat damals in den Details zur 970er Speicherproblematik bspw. erklärt, dass dort ne Crossbar mit acht "Beinchen" zum Einsatz kommt. Jeder L2 Cacheblock hängt dort an einem Beinchen. Die 970er hat nur 7 aktive Beinchen -> und damit einen Cache/ROP Block ohne Funktion.
Die Skalierung ist dort mit der Breite/Anzahl gegeben, da die Daten verteilt liegen... Was in dem Fall auch Notwendig ist, um eben vollen Speed zu bekommen.

Beim Ringbus von Intel hängt der Spaß an so einem Bussystem, wie die Cores intern auch. Bei Broadwell wurden zwei Blöcke "Cache" gegen den L4 Cache eingetauscht -> deswegen soll Broadwell eben weniger L3 Cache haben...
Mit dem Mesh auf SKL-X/SP verfolgt man hingegen nen anderen Ansatz - da hängt alles in einer Art Mesh zusammen, so dass die Wege möglichst fast immer gleich sind. Das mehrfach-Ringbus System von vorher hat da Übergänge zwischen den einzelnen Ringen notwendig (also mehrere Hobs zum Cachezugriff)

Wie man schön sieht - verschiedenste Produkte haben verschiedenste Ansätze, auch über die Uplink-Zahl 3 hinaus...

Zitat Paddy92;26320390
Dem könnte man durch einen höheren Takt der Data Fabric entgegenkommen, so wie man es aktuell bei Ryzen mit höherem Ramtakt macht.

Entgegenkommen sicher - mir stellt sich aber eben die Frage, wozu sollte man das machen?
Wer braucht denn einen 4C CCX Ansatz? Im Moment ist Raven Ridge der kleinste gemeinsame Nenner beim CCX (mit 1x CCX only) und dabei auch das Produkt, was eben aktuell im Nachsehen ggü. der Konkurenz (und ggü. dem Rest Portfolio) ist, weil man eben nicht mehr Cores bereit stellen kann.
Ein Doppel-CCX + GPU würde dann das APU Design über den Haufen werfen... Egal wie man es dreht, meiner Meinung nach spricht nichts für das Festhalten an 4C CCXen, vor allem wenn die APU eben mehr wie 4C bekommt - und davon gehe ich mit der Zen2 Architektur aus!

Zitat Paddy92;26320390
Bezogen auf den Mainstream stimme ich dir da zu, also bezogen auf die normalen Ryzen. Aber bei Threadripper können hier schon Vorteile ergeben. Die Latenzen sind laut dem Test von THG bei Die-To-Die (257ns) deutlich höher als bei Cross-CCX (178ns). Wenn jetzt 4 anstatt 2 CCX auf einem Die liegen, dann könnte man Threadripper Modelle bis 16 Kerne mit Latenzen im Cross-CCX-Bereich bringen und auch Threadripper Modelle mit 2 aktiven Dies könnten geringere Average Latenzen haben, wenn man durch schlaue Mechanismen die Die-to-Die-Kommunikation einschränkt. Letzteres würde dann auch für Epyc gelten.


6C CCXen wären aber noch mehr im Vorteil... Wenn das also der Grund sein soll, dann wäre es sogar noch sinniger, größere CCXen zu bauen anstatt "mehr" bei gleicher Core Anzahl.
Ich denke auch nicht, dass man bei AMD am Aufbau der Reihe groß was ändert. Der Epyc Server Prozessor wird weiter primär 1P-2P sein, vllt kommen noch größere Modelle, mal gucken. TR bekommt wieder ein Doppel-DIE Konstrukt und der Mainstream wird mit einem DIE verarztet.
Es spricht für mich nichts dafür, das bestehende Konstrukt derart einzureißen - nur um an 4C CCXen festzuhalten, die (siehe oben) aber in keinem Markt mehr gebraucht werden...

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Zitat Holzmann;26320372
Durch den neuen Fertigungsprozess in 7 nm sowie eine vollkommen überarbeitete Architektur erwartet man nicht nur eine höhere Effizienz,
sondern auch eine signifikante Leistungssteigerung, welche an die aktuellen Vega-Grafikkarten sowie die Nvidia GeForce GTX 1080 herankommen soll, und das in der Mittelklasse.


Exakt das gleiche hat man bei Vega auch erwartet.
Wenn angeblich doch nicht so viel Budget bereit stehen würde frage ich mich ja, wie das immer im Vorfeld so hochgehypt werden kann?
Einfach mal abwarten - wenns was wird, wirds was, wenn nicht, dann eben nicht...
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