webmi
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VDD = 1.75v (nach wie vor)
Die Werte auf 1 werden nicht genutzt mit Zen5 auf DDR5 mit SR
[Sammelthread] Ryzen DDR5 RAM OC Thread
- Ersteller Reous
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VDD = 1.75v (nach wie vor)
Die Werte auf 1 werden nicht genutzt mit Zen5 auf DDR5 mit SR
Danke, das wusste ich nicht! Ist das mit 1.75 dein Daily? Wie gekühlt?
seppelchen
Foto-Master of 03/11
Die Latenz ändert sich mit eingeschaltetem Memory Context Restore und Power Down gar nicht mehr. Seit wann entfällt die "Nachteil" denn?
...okay man muss nur oft genug doppeltklicken , marginaler Unterschied (wenn man dann auch noch die Edit 30000 HZ nicht 30MHZ FSB Taktunterschied hernimmt
)aber leider ist es nun fast gar nicht mehr möglich mit Zentimings die Agesa auszulesen...... Warum ??
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Löschen Sie die Dateien iv.bin und key.bin aus dem ZT-Verzeichnis und führen Sie es erneut aus
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Induktor
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Bei mir liest er die aus. Hab auch das Update drin.
Wie hast du es geschafft, dass er VDDG ausliest? Hab auch ein MSI, nur ein Carbon Wifi.
Liegt wohl an der Version 1856
...das denke ich auch , was spezielles habe ich jedenfalls nicht gemacht...
XST3RN
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liegt das vielleicht an der version ? oder am board ? weil bei mir liest er weiterhin ganz normal die agesa aus
die 48er die 53 debug liefen ja auch vor dem 2. oktober anstandslos (bis auf die Auslesefehler VSOC ; VDDIO usw. - dies war aber von Anfang an)liegt das vielleicht an der version ? oder am board ? weil bei mir liest er weiterhin ganz normal die agesa aus
XST3RN
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ich seh es gerade , mit der 1858er geht es bei mir auch :
add:
version 1858 ist die neuste (release war gestern)
quelle: https://drive.google.com/drive/folders/108Ux5tv2fMz9OC9SeHR22DmJvfwiNg1Q
die neue anordnung verwirrt mich etwas :
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Danke, aber ich kann mich im Moment nur wundern............... screen ist aber ohne Neustart..... aber mit Löschen der Dateien iv.bin und key.bin.ich seh es gerade , mit der 1858er geht es bei mir auch :
add:
version 1858 ist die neuste (release war gestern)
quelle: https://drive.google.com/drive/folders/108Ux5tv2fMz9OC9SeHR22DmJvfwiNg1Q
die neue anordnung verwirrt mich etwas :
nun kann ich nicht mehr.... das KB deinstalliert (wird wieder angeboten) und dennoch...... da geh´ ich kaputt...
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ich mach jetzt mal den üblichen Kram : chkdsk -, sfc scannow usw....
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webmi
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Neue Version zeigt jetzt zwar endlich die VDDG, dafür aber eine andere tWRPRE sowie auch bei mir die AGESA nicht mehr ...
1856 zeigt mir die AGESA, zudem glaube ich hat er einfach tRDPRE mit tWRPRE vertauscht in der 1858!
Da muss er noch mal ran!
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1856 zeigt mir die AGESA, zudem glaube ich hat er einfach tRDPRE mit tWRPRE vertauscht in der 1858!
Da muss er noch mal ran!
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Es ist gut möglich das es nicht immer funktioniert. Die Methode wie er die Agesa ausließt ist aktuell noch Bruteforce.
komme von den 47 trp auch nicht runter - ist instabil mit Karhu fehlern oder direkt reboot.....
was ich auch interessant finde:
Das Apex hat bei denjenigen mit >7000 Mt/s Ram schön niedrige Dram DQDs Widerstände was ich bisher so gesehen habe.. Bei mir ist selbst 40 Ω schon instabil.
Edit für ein paar benches reicht es zwar ist auch messbar etwas schneller, aber was nützt mir das ?
Stell die CL auf 40 oder heb die Spannung an, dann kannst auch RP, RCDWR weiter anpassen.
Das kann aber nicht ganz stimmen, oder es fehlt etwas. Denn auch 8400 läuft mit RDWR 14 obwohl WRPRE 3. Es ist aber auch je nach Kit unterschiedlich, ob es funktioniert oder eben nicht.
webmi
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Naja, das JEDEC Formeln kein Recht auf exklusive Richtigkeit der Funktion haben, wissen wir ja.
Außerdem ist das (tRDWR) ja nur ein minimaler Wert als Wartezeit, soweit ich das verstanden habe.
Zudem können wir die tCWL eh nicht ändern aktuell mit AM5, sodass sich da in der Formel eh schon ein „Fehler“ versteck und es aktuelle eben immer tCL - tCWL = 2 ist.
So sehr wundert es mich also nicht
Außerdem ist das (tRDWR) ja nur ein minimaler Wert als Wartezeit, soweit ich das verstanden habe.
Zudem können wir die tCWL eh nicht ändern aktuell mit AM5, sodass sich da in der Formel eh schon ein „Fehler“ versteck und es aktuelle eben immer tCL - tCWL = 2 ist.
So sehr wundert es mich also nicht
Die Jedec Formel ist schlichtweg nur die halbe Wahrheit. Mit einem anderen, etwas älteren Kit, läuft es nämlich nur mit 15+.
Der SafetyDelay ist also hier notwendig, oder das Problem der Berechnung liegt an der Formel selber oder dem Weg den AMD geht.
webmi
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Ich denke vor allem der Umstand tCL - tCWL = 2 macht tRDWR unabhängig vom MT/s oder tCL eher zum pauschalen Ergebnis - festen Wert - und wenn ein System da mal +1 Delay (mehr) braucht, denke ich ist das als normale Schwankung in der Schärfe des Wertes selbst zu betrachten.
Aktuell muss man da gar nicht rechnen, es gilt tRDWR 14-15 sollten das Minimum sein das wir nutzen können, egal wie schnell der RAM taktet, egal welche Latency (tCL).
Warum wir tCWL nicht ändern können, wirft in mir ein größeres Fragezeichnen auf
Ich spiele gerade an der tRFC, bis dato hatte ich auf yolo-fist-try ja 368 / 115ns laufen
356 = kein Boot
357 = 111.5625ns
358 = 111.8xxxns
Die 357 laufen jetzt mal Extreme@anta777
Ist zwar ein krummer Wert dann, aber gleichzeitig auch das absolute Minimum und an sich sind 111ns schon ziemlich wild 😝
Ergebnis in hoffentlich 1.5h ☺️
Evtl komme ich danach mit 359 oder sowas auf gerade 112ns, damit es gerade ist 😂
Aktuell muss man da gar nicht rechnen, es gilt tRDWR 14-15 sollten das Minimum sein das wir nutzen können, egal wie schnell der RAM taktet, egal welche Latency (tCL).
Warum wir tCWL nicht ändern können, wirft in mir ein größeres Fragezeichnen auf
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Ich spiele gerade an der tRFC, bis dato hatte ich auf yolo-fist-try ja 368 / 115ns laufen
356 = kein Boot
357 = 111.5625ns
358 = 111.8xxxns
Die 357 laufen jetzt mal Extreme@anta777
Ist zwar ein krummer Wert dann, aber gleichzeitig auch das absolute Minimum und an sich sind 111ns schon ziemlich wild 😝
Ergebnis in hoffentlich 1.5h ☺️
Evtl komme ich danach mit 359 oder sowas auf gerade 112ns, damit es gerade ist 😂
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