[Sammelthread] Ryzen DDR5 RAM OC Thread

nice kannst du mal einen Aida test posten ?
Screenshot 2025-10-02 130937.png


heute will ich mal testen wie stabil die 2200Mhz sind, danach gehts ans CO... ach ja, Nitro muss ich ja auch noch gucken.
 
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tRDWR 12 kein Boot
tRDWR 13 Error/Crash
tRDWR 14 läuft

Performance bringt das Absenken von vormals 16 auf 14 auf jeden Fall etwas, so konnte ich damit das erste Mal Reads > 70K mit Interleaving = CPU erreichen

Screenshot 2025-10-02 230243.png


Die JEDEC Formel ist ja eine andere als dein Tipp @RedF - Die würde mir aber eine tRDWR von mindestens 10 setzen, was ohnehin nicht läuft, ergo low as possible is fine und bringt was, wenn auch nur wieder mal sehr wenig
 
tRDWR 12 kein Boot
tRDWR 13 Error/Crash
tRDWR 14 läuft

Performance bringt das Absenken von vormals 16 auf 14 auf jeden Fall etwas, so konnte ich damit das erste Mal Reads > 70K mit Interleaving = CPU erreichen

Anhang anzeigen 1145734

Die JEDEC Formel ist ja eine andere als dein Tipp @RedF - Die würde mir aber eine tRDWR von mindestens 10 setzen, was ohnehin nicht läuft, ergo low as possible is fine und bringt was, wenn auch nur wieder mal sehr wenig
Wieviel Spannung vdd musstest du hierfür anlegen?

Sind die beiden 1en bei trfc2 und trfcsb eigentlich auslesefehler oder wie kommt man da so tief?
 
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@RedF Schließ mich der Frage mal an. 15 läuft soweit, hab aber noch nicht in TM5 getestet.
@RedF Ich würde das auch gern wissen.😉
Bei mir ist tWRPRE = 2, insofern teste ich gleich einmal tRDWR = 14.

EDIT: Ein Cycle TM5 läuft gut durch, mehr muss ich später machen.

Screenshot 2025-10-03 060051.png
 
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@RedF Ich würde das auch gern wissen.😉
Bei mir ist tWRPRE = 2, insofern teste ich gleich einmal tRDWR = 14.
tRDWR = tCL - tCWL + BC8 + ODTEnDly (1) + WRPRE + SafetyDly (1)

bzw. tCL- (tCL-2) +8 +1 + WRPRE +1
Beitrag automatisch zusammengeführt:

Wen man zu niedrig damit ist, merkt man es oft schon, dass sich das System "hakelig" anfühlt.
Beitrag automatisch zusammengeführt:

Das habe ich momentan als "Richtlinie"
tRPtCL+4
tRAStRP+tRTP
tRCtRAS+tRP
tFAWtRRDS*4
tWTRLtWTRS*4
tRFC (ns)tRFC/(MT/s/2)*1000
tRFC2tRFC*1,84375
tRFCsbtRFC*2,26923
tCWLtCL-2
tRTP12:d
tRDWRtCL - tCWL + BC(8) + ODTEnDly (1) + WRPRE + SafetyDly (1)
Beitrag automatisch zusammengeführt:

Zu bevorzugen sollen ganze zahlen als tRFC in ns sein.
Hat das schonmal jemand gegen getestet?
Also bei 6200MT/s
tRFCns
279​
90​
310​
100​
341​
110​
372​
120​
403​
130​
434​
140​
465​
150​
496​
160​
527​
170​
558​
180​
589​
190​
620​
200​
651​
210​
682​
220​
Wobei 6200 (8100 ist noch schlechter^^) die schlechteste ausbeute an ganzen zahlen in ns hat, schaut man sich 6400 oder 6000 im Gegensatz dazu an.

Ob das dem MC besser schmeckt? Er sonst rundet? Keine ahnung...
 
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Ich würde sagen, 496 = 160ns läuft schlechter als meine 488. Muss ich einmal testen.
465 = 150ns sind 99%ig nicht möglich.

tRP = tCL+4 geht bei mir auch nicht, meine ich. Teste ich noch einmal.
 
Ich würde sagen, 496 = 160ns läuft schlechter als meine 488. Muss ich einmal testen.
465 = 150ns sind 99%ig nicht möglich.

tRP = tCL+4 geht bei mir auch nicht, meine ich. Teste ich noch einmal.
Wenn es das runden ist,
486​
156,77​
487​
157,10​
488​
157,42​
489​
157,74​
490​
158,06​
491​
158,39​
492​
158,71​
493​
159,03​
494​
159,35​
Wird er wohl auf 157 ns runden, also müsste 487 und 486 bei dir dasselbe sein.
Beitrag automatisch zusammengeführt:

Vielleicht ist das Safety Delay +1 nicht immer nötig?
Beitrag automatisch zusammengeführt:

WRPRE wird bei meinem Board falsch von ZT ausgelesen.
1759468244820.png

Beitrag automatisch zusammengeführt:

Scheint an meinem Board zu liegen(war noch zur 1.36.1650) :
1759468409141.png


Oder doch nicht das Board:
1759468830101.png
 
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