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Leaker @9550pro liefert die vermeintliche Die-Größe der nächsten Ryzen-Generation alias Olympic Ridge oder Medusa Ridge. Diese wird genau wie die kommenden Epyc-Prozessoren auf bei TSMC in N2 gefertigte CCDs mit 12 Kernen setzen. Die Anzahl der Kerne je CCD steigt also von 8 auf 12 um 50 % und um eben diese 50 % beträgt auch das Plus beim L3-Cache, der dann 48 MB groß sein soll.
Die Fläche von 76 mm² wäre beeindruckend, denn damit wären die Chip nur 7 % größer als die der Zen-5-Generation – bei einem besagten Plus von 50 % für die Anzahl der Kerne und der Kapazität des L3-Cache. Die CCDs der Zen-5-Generation werden in N4, ebenfalls bei TSMC, gefertigt und kommen auf 71 mm².
| Codename | Anzahl der Kerne | L3-Cache | Fertigung | Chipgröße | |
| Zen 2 | Aspen Highlands | 2x 4 | 2x 16 MB | TSMC N7 | 77 mm² |
| Zen 3 | Breckenridge | 8 | 32 MB | TSMC N7 | 83 mm² |
| Zen 4 | Durango | 8 | 32 MB | TSMC N5 | 72 mm² |
| Zen 5 | Eldora | 8 | 32 MB | TSMC N4 | 71 mm² |
| Zen 6 | Monarch | 12 | 48 MB | TSMC N2 | 76 mm² |
Von der Zen-2- auf die Zen-3-Generation wechselte AMD von zwei Core Complex Clustern auf ein Design mit acht heterogenen Kernen und einem gemeinschaftlichen L3-Cache. Dieses Prinzip wurde für Zen 4 und Zen 5 beibehalten. Mit der Zen-6-Generation wächst die Anzahl der Kerne nun auf 12 an und im gleichen Maße steigt auch die Kapazität des L3-Caches.
Dass AMD zusammen mit TSMC eine Chipgröße von 76 mm² erreicht, ist dabei erstaunlich. Designelemente wie der SRAM für die Caches profitieren kaum noch von den neuen Fertigungsschritten. Wenn dieser um 50 % anwächst, gilt dies fast im gleichen Maße für die Chipfläche. Theoretisch würden wir hier bei etwa 100 mm² landen. Zugleich haben es AMD und TSMC aber offensichtlich geschafft, die Kerne deutlich zu verkleinern, sodass wir bei 76 mm² landen. Die Verkleinerung der logischen Strukturen ist ein maßgeblicher Faktor in der Fertigung in N2.
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Das Problem den SRAM nicht weiter verkleinern zu können, kennen wir bereits. Damit kämpfen alle Halbleiterfertiger seit einigen Jahren. Für die Prozesse N3 bis N5 vermeldete TSMC Dichten von 32 bis 33,5 MBit/mm². Mit N2 will man nun 38 MBit/mm² erreicht haben. Dies bedeutet zwar eine Steigerung, allerdings kann diese nicht der der logischen Bauelemente folgen.
Der Sprung von 8 auf 12 Kerne je CCD wird AMD bereits seit einiger Zeit für die kommende Generation nachgesagt. Sollen die Threads der Anwendungen nicht auf zwei CCDs verteilt sein, was vordergründig für die Gaming-Leistung von Vorteil ist, dann sorgt das Scheduling dafür, dass die Threads auf den Kernen eines CCDs verbleiben. Dies limitiert AMD aktuell noch auf acht Kerne. So sind der Ryzen 7 9800X3D (Test) und der diese Woche erschienene Ryzen 7 9850X3D (Test) die aktuell schnellsten Gaming-Prozessoren. Sie ziehen ihre Vorteile einerseits aus dem zusätzlichen 3D V-Cache, aber auch aus der Tatsache, dass die acht Kerne eines CCDs hier zusammenarbeiten können. Ein Ryzen 9 9950X3D erreicht auf einem CCD mit dem zusätzlichen 3D V-Cache höhere Taktraten und kann daher in Spielen schneller sein – aber auch nur, wenn das Scheduling so funktioniert, dass die Compute-Threads des Spiels auf einem CCD verbleiben.
Entsprechend dürften sich Spieler wohl darauf einrichten, dass die kommende Ryzen-Generation mit ihren schnellsten Gaming-Prozessoren dann auf 12 Kerne in einem CCD setzt. Kommt dann noch ein zusätzlicher 3D V-Cache daher, dürfte dieser 48 + 96 MB und damit 144 MB betragen. Ob sich diese Vermutungen bestätigen werden, dürften wir aber erst in einigen Monaten wissen. Aktuell ist nicht abzusehen, wann AMD die nächste Ryzen-Generation vorstellen wird.
