[Sammelthread] Ryzen DDR5 RAM OC Thread

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webwilli schrieb:
New ZenTimings beta.
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Great, it's working with older Bios version too for 99xD
1000006030.png
 
Zuletzt bearbeitet:
tRDWR 12 kein Boot
tRDWR 13 Error/Crash
tRDWR 14 läuft

Performance bringt das Absenken von vormals 16 auf 14 auf jeden Fall etwas, so konnte ich damit das erste Mal Reads > 70K mit Interleaving = CPU erreichen

Screenshot 2025-10-02 230243.png


Die JEDEC Formel ist ja eine andere als dein Tipp @RedF - Die würde mir aber eine tRDWR von mindestens 10 setzen, was ohnehin nicht läuft, ergo low as possible is fine und bringt was, wenn auch nur wieder mal sehr wenig
 
webmi schrieb:
Performance bringt das Absenken von vormals 16 auf 14 auf jeden Fall etwas, so konnte ich damit das erste Mal Reads > 70K mit Interleaving = CPU erreichen
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Führt die Verwendung von eCLK nicht zu Fehlern bei AIDA64-Messwerten? Ich glaube, das wurde bereits besprochen.
 
webmi schrieb:
tRDWR 12 kein Boot
tRDWR 13 Error/Crash
tRDWR 14 läuft

Performance bringt das Absenken von vormals 16 auf 14 auf jeden Fall etwas, so konnte ich damit das erste Mal Reads > 70K mit Interleaving = CPU erreichen

Anhang anzeigen 1145734

Die JEDEC Formel ist ja eine andere als dein Tipp @RedF - Die würde mir aber eine tRDWR von mindestens 10 setzen, was ohnehin nicht läuft, ergo low as possible is fine und bringt was, wenn auch nur wieder mal sehr wenig
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Wieviel Spannung vdd musstest du hierfür anlegen?

Sind die beiden 1en bei trfc2 und trfcsb eigentlich auslesefehler oder wie kommt man da so tief?
 
Zuletzt bearbeitet:
Induktor schrieb:
@RedF Schließ mich der Frage mal an. 15 läuft soweit, hab aber noch nicht in TM5 getestet.
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@RedF Ich würde das auch gern wissen.😉
Bei mir ist tWRPRE = 2, insofern teste ich gleich einmal tRDWR = 14.

EDIT: Ein Cycle TM5 läuft gut durch, mehr muss ich später machen.

Screenshot 2025-10-03 060051.png
 
Zuletzt bearbeitet:
HardyEbw schrieb:
@RedF Ich würde das auch gern wissen.😉
Bei mir ist tWRPRE = 2, insofern teste ich gleich einmal tRDWR = 14.
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tRDWR = tCL - tCWL + BC8 + ODTEnDly (1) + WRPRE + SafetyDly (1)

bzw. tCL- (tCL-2) +8 +1 + WRPRE +1
Beitrag automatisch zusammengeführt:

Wen man zu niedrig damit ist, merkt man es oft schon, dass sich das System "hakelig" anfühlt.
Beitrag automatisch zusammengeführt:

Das habe ich momentan als "Richtlinie"
tRPtCL+4
tRAStRP+tRTP
tRCtRAS+tRP
tFAWtRRDS*4
tWTRLtWTRS*4
tRFC (ns)tRFC/(MT/s/2)*1000
tRFC2tRFC*1,84375
tRFCsbtRFC*2,26923
tCWLtCL-2
tRTP12:d
tRDWRtCL - tCWL + BC(8) + ODTEnDly (1) + WRPRE + SafetyDly (1)
Beitrag automatisch zusammengeführt:

Zu bevorzugen sollen ganze zahlen als tRFC in ns sein.
Hat das schonmal jemand gegen getestet?
Also bei 6200MT/s
tRFCns
279​
90​
310​
100​
341​
110​
372​
120​
403​
130​
434​
140​
465​
150​
496​
160​
527​
170​
558​
180​
589​
190​
620​
200​
651​
210​
682​
220​
Wobei 6200 (8100 ist noch schlechter^^) die schlechteste ausbeute an ganzen zahlen in ns hat, schaut man sich 6400 oder 6000 im Gegensatz dazu an.

Ob das dem MC besser schmeckt? Er sonst rundet? Keine ahnung...
 
Zuletzt bearbeitet:
Ich würde sagen, 496 = 160ns läuft schlechter als meine 488. Muss ich einmal testen.
465 = 150ns sind 99%ig nicht möglich.

tRP = tCL+4 geht bei mir auch nicht, meine ich. Teste ich noch einmal.
 
HardyEbw schrieb:
Ich würde sagen, 496 = 160ns läuft schlechter als meine 488. Muss ich einmal testen.
465 = 150ns sind 99%ig nicht möglich.

tRP = tCL+4 geht bei mir auch nicht, meine ich. Teste ich noch einmal.
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Wenn es das runden ist,
486​
156,77​
487​
157,10​
488​
157,42​
489​
157,74​
490​
158,06​
491​
158,39​
492​
158,71​
493​
159,03​
494​
159,35​
Wird er wohl auf 157 ns runden, also müsste 487 und 486 bei dir dasselbe sein.
Beitrag automatisch zusammengeführt:

draytek11 schrieb:
Ich habe 3 und 14 und es ist großartig :)

Anhang anzeigen 1145802

Anhang anzeigen 1145803
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Vielleicht ist das Safety Delay +1 nicht immer nötig?
Beitrag automatisch zusammengeführt:

WRPRE wird bei meinem Board falsch von ZT ausgelesen.
1759468244820.png

Beitrag automatisch zusammengeführt:

Scheint an meinem Board zu liegen(war noch zur 1.36.1650) :
1759468409141.png


Oder doch nicht das Board:
1759468830101.png
 
Zuletzt bearbeitet:
..mal ne Frage, hat jemand auch mit Zentimings Probleme? Und zwar sucht Zentimings in letzter Zeit oft nach der Agesa Version , obwohl es schon mehrfach unter dem laufenden Bios, mit admin rechten, gestartet wurde. Manchmal kann es auch die Powertable nicht finden.....

Das folgende Setting hier habe ich zuletzt bzgl TRC; RCDWR und TWTRL und TWR angezogen. Das läuft zumindest mal 45minuten TM5 DDR5 Ryzen 3D @anta durch. Daran kanns ja wohl nicht liegen.

Ich habe das letzte Windows 11 Update da im Verdacht ((KB5065789) (26100.6725)) - wurde am 2.10.25 installiert. Leider habe ich just um die Zeit auch die Timings geändert.

Kennt jemand dieses Zentimings Verhalten? Auch mit der 48er debug Version tut es dies....
1759486954452.png



Edit: TM5 nach 45 minuten selbstabbruch -keine Fehler.
 
Neon Knights schrieb:
..mal ne Frage, hat jemand auch mit Zentimings Probleme? Und zwar sucht Zentimings in letzter Zeit oft nach der Agesa Version , obwohl es schon mehrfach unter dem laufenden Bios, mit admin rechten, gestartet wurde. Manchmal kann es auch die Powertable nicht finden.....

Das folgende Setting hier habe ich zuletzt bzgl TRC; RCDWR und TWTRL und TWR angezogen. Das läuft zumindest mal 45minuten TM5 DDR5 Ryzen 3D @anta durch. Daran kanns ja wohl nicht liegen.

Ich habe das letzte Windows 11 Update da im Verdacht ((KB5065789) (26100.6725)) - wurde am 2.10.25 installiert. Leider habe ich just um die Zeit auch die Timings geändert.

Kennt jemand dieses Zentimings Verhalten? Auch mit der 48er debug Version tut es dies....
Anhang anzeigen 1145856


Edit: TM5 nach 45 minuten selbstabbruch -keine Fehler.
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Gibt es einen Grund für die das A30 Bios vom März?
 
magy77 schrieb:
Gibt es einen Grund für die das A30 Bios vom März?
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bekomme ich im Schnitt unter AIDA64 immer noch die besten Latenzen 62,x ns habe ich noch nie mit meiner config bei einem anderen Bios gesehen und ich habe sehr oft die Messung wiederholt. Allerding auch nie extra im abgesicherten Modus gestartet. Zudem soll Bios A51 oder besser die Agesa "G" ja buggy bzgl FSB sein, auch wenn es mich mit meinem 101,5 Mhz nicht wirklich tangiert, diese laufen auch mit Bios A51..
 
Die Latenz ändert sich mit eingeschaltetem Memory Context Restore und Power Down gar nicht mehr. Seit wann entfällt die "Nachteil" denn?
 
Neon Knights schrieb:
bekomme ich im Schnitt unter AIDA64 immer noch die besten Latenzen 62,x ns habe ich noch nie mit meiner config bei einem anderen Bios gesehen und ich habe sehr oft die Messung wiederholt. Allerding auch nie extra im abgesicherten Modus gestartet. Zudem soll Bios A51 oder besser die Agesa "G" ja buggy bzgl FSB sein, auch wenn es mich mit meinem 101,5 Mhz nicht wirklich tangiert, diese laufen auch mit Bios A51..
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...okay man muss nur oft genug doppeltklicken , marginaler Unterschied (wenn man dann auch noch die Edit 30000 HZ nicht 30MHZ FSB Taktunterschied hernimmt :fresse:)

62.9 BA51_1.png
62.5 BA30_1.png


aber leider ist es nun fast gar nicht mehr möglich mit Zentimings die Agesa auszulesen...... Warum ??

1759575365329.png
 
Zuletzt bearbeitet:
Zuletzt bearbeitet:
Neon Knights schrieb:
ber leider ist es nun fast gar nicht mehr möglich mit Zentimings die Agesa auszulesen...... Warum ?
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Bei mir liest er die aus. Hab auch das Update drin.

Wie hast du es geschafft, dass er VDDG ausliest? Hab auch ein MSI, nur ein Carbon Wifi.
 
xST4R schrieb:
liegt das vielleicht an der version ? oder am board ? weil bei mir liest er weiterhin ganz normal die agesa aus

k26CKjd.png
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die 48er die 53 debug liefen ja auch vor dem 2. oktober anstandslos (bis auf die Auslesefehler VSOC ; VDDIO usw. - dies war aber von Anfang an)
 

Anhänge

  • ZenTimings_v1.36.1858-debug.zip
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Zuletzt bearbeitet:
lol das ist komisch , hat vielleicht der windoof defender was blockiert ? im oc forum steht dazu auch irgendwas
 
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