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Intels kommende Xeon-Generation wird sich aus Prozessoren mit reinen Efficiency-Kernen (Clearwater Forest) und solchen mit reinen Performance-Kernen (Diamond Rapids) zusammensetzen. Zuletzt wurde bekannt, dass Diamond Rapids auf schnellere MRDIMMs setzen wird. Darüber hinaus ist zur Serie der großen Xeon-Prozessoren der nächsten Generation noch recht wenig bekannt. Der Einsatz auf der Oak-Stream-Plattform mit LGA9324 sind die weiterhin bekannten Details.
Zugleich wissen wir bereits: Clearwater Forest und Diamond Rapids werden die wichtigsten Abnehmer für Intels eigene Fertigung in Intel 18A sein. Panther Lake wird allerdings das erste Endkunden-Produkt sein, welches auf diese Fertigung setzt.
Nun bekanntgewordene Details bestätigen zudem: Oak Stream wird genau wie die Vorgänger-Plattform Birch Stream auf zwei Serien setzen, die sich in der Anzahl der Kerne sowie der Speicherkanäle unterscheidet. Für Oak Stream sollen es acht oder 16 Speicherkanäle sein. Zudem erfolgt hier wohl der Wechsel von PCI-Express 5.0 auf 6.0.
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Die Compute-Tiles mit den Performance-Kernen werden wie gesagt in Intel 18A gefertigt werden. Die vermutlich als Xeon 7900P getaufte Serie kommt auf 48 Kerne je Compute-Tile und bei vier Tiles auf entsprechend 192 Kerne. Aktuell sind es für den Xeon 6900P maximal 128 Kerne. Die TDP soll bei 500 W liegen, was auch heute schon für den Xeon 6900P und Xeon 6900E der Fall ist. Neben dem Einsatz von einem Sockel im Server sollen diese Modelle auch für 2S- und 4S-Systeme vorgesehen sein.
In welchem Prozess die I/O-Tiles gefertigt werden, ist nicht bekannt. Die I/O-Tiles verfügen über die Speichercontroller sowie teilweise flexiblen PCIe-, CXL- und UPI-Blöcke, sodass je nach Serie und Sockel-Konfiguration verschieden viele Lanes zur Verfügung stehen. Das die I/O-Tiles auch die Speichercontroller beherbergen, ist aber eher unwahrscheinlich. Bisher platziert Intel diese mit den Kernen auf den Compute-Tile.
Der Leak spricht zudem von einer höheren Effizienz der AMX-Einheiten, die nun nativ TF32 und FP8 unterstützen sollen.
| Design | Sockel | Kerne | TDP (Max) | Speicherkanäle | PCIe / CXL | UPI-Links | |
| Xeon 6700E | Sierra Forest | LGA7529 | 144 E-Kerne | 350 W | 8x DDR5-6400 | 88 | 4x UPI 2.0 |
| Xeon 6700P | Granite Rapids | LGA7529 | 86 P-Kerne | 350 W | 8x DDR5-6400 8x MCR-8000 | 88 | 4x UPI 2.0 |
| Xeon 6900E | Sierra Forest | LGA7529 | 288 E-Kerne | 500 W | 12x DDR5-6400 | 96 | 6x UPI 2.0 |
| Xeon 6900P | Granite Rapids | LGA7529 | 128 P-Kerne | 500 W | 12x DDR5-6400 12x MCR-8800 | 96 | 6x UPI 2.0 |
| Xeon 7900E | Clearwater Forest | LGA7529 | - | 500 W | 12x DDR5-6400 | - | - |
| Xeon 7900P | Diamond Rapids | LGA9324 | 192 P-Kerne | 500 W | 16x DDR5/MRDIMM | - | - |
Zum Aufbau von Clearwater Forest enthüllte Intel bereits einige Details zum Aufbau des Package: Clearwater Forest setzt sich aus insgesamt 12 Compute-Tiles zusammen, die voraussichtlich jeweils 24 Kerne beherbergen. Jeweils vier dieser Compute-Tiles sind auf einem aktiven Base-Tile angeordnet, das zudem einen Cache unbekannter Größe integriert. Die Anbindung der Compute-Tiles an das jeweilige Base-Tile erfolgt über Foveros Direct 3D. Oberhalb und unterhalb der Compute-Tile-Cluster befinden sich jeweils ein I/O-Tile. Innerhalb des Packages werden die I/O-Tiles und Compute-Tile-Cluster per EMIB miteinander verbunden. Insgesamt ergibt sich so ein Aufbau aus 17 aktiven Tiles: 12 Compute-Tiles, 2 I/O-Tiles und 3 Base-Tiles.
