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12-Kern-Ryzen-Prozessor bestätigt größeren L3-Cache

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ryzen-3rdgenIn der vergangenen Woche zeigte sich ein Engineering Sample eines Ryzen-Prozessor mit 12 Kernen und damit wurde wohl schon das bestätigt, was viele nach der Präsentation der Ryzen-Prozessoren der 3. Generation vermutet hatten und was AMD in der Zwischenzeit auch schon nicht mehr dementiert: Es wird Ryzen-Prozessoren mit mehr als acht Kernen geben.

Das Ergebnis eines 2D3212BGMCWH2_37/34_N im UserBenchmark führt aber auch die Latenzen bei Speicherzugriffen für den L1-, L2- und L3-Cache sowie über den Arbeitsspeicher auf. Dies lässt Rückschlüsse auf die Größe der Caches zu. Während der L1-Data-Cache mit 32 kB und der L2-Cache mit 512 kB im Vergleich zum Zen- und Zen+-Design unangetastet bleibt, verdoppelt AMD den L3-Cache auf 4 MB pro Kern (im Vollausbau des CCX), was eine Gesamtkapazität für den L3-Cache von 32 MB pro Chiplet bedeutet. Jeweils 16 MB stehen den vier Kernen eines CCX-Clusters zur Verfügung. Ein 12-Kern-Ryzen-Proezssor käme damit auf insgesamt 64 MB an L3-Cache. Der UserBenchmark zeigt niedrigen Latenzen bei 16 MB – die Daten lagen also in dieser Größenordnung bereits im L3-Cache (siehe Diagramm unten).

Wirklich neu ist diese Information nicht, denn bereits kurz nach der Präsentation der EPYC-Prozessoren der 2. Generation alias Rome wurde vermutet, dass diese zwei Quad-Core-CCX mit jeweils 16 MB pro Chiplet verwenden.

Wir haben die Ergebnisse des UserBenchmark einmal mit näherungsweise vergleichbaren Ergebnissen eines Ryzen 7 1800X und Ryzen 7 2700X verglichen. Das Engineering Sample eines Ryzen-Prozessors mit 12 Kernen wurde allerdings auch mit extrem niedrig getaktetem RAM von nur 1.333 MHz betrieben und ähnliche Ergebnisse zu finden, ist nicht ganz einfach. Die absoluten Zahlen sind also nicht entscheidend, wohl aber der grobe Verlauf der Diagramme.

Viele Spezifikationen noch nicht final

Es handelt sich beim Prozessor mit 12 Kernen um ein Engineering-Sample. AMD wird die Taktraten und Speicherzugriffe noch optimieren. Der Basis-Takt liegt bei 3,2 GHz. Noch nicht final dürften auch die Angaben zum Boost-Takt mit 3,7 bzw. 3,4 GHz sein. Der UserBenchmark liest einen durchschnittlichen Boost-Takt von 3,6 GHz aus. Die Thermal Design Power soll bei 105 W liegen. Weite Teile des Codes lassen sich derzeit noch nicht entschlüsseln, da AMD hier offenbar auch Änderungen zum aktuellen Schema der Codierung vorgenommen hat.

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Kommentare (4)

#1
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Fregattenkapitän
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Wie kommt ihr darauf, dass die Caches doppelt so gross sind? Ich behaupte einfach mal, dass die Latenz zwischen den CCX gefixt wurde und die zweite Hälfte mit dergleichen Geschwindigkeit angesprochen werden kann wie die des ersten CCX. Oder, wie im entsprechenden Thread auch schon erwähnt, dass es keine 4-Kern CCX mehr sind sondern 8-Kern mit 16MB cache.

Sollte das mit den 32MB L3 nämlich stimmen, sind die hohen Latenzen bei 32MB schwierig zu erklären. Beim Ryzen/Zen 1 ist bei 16MB (L3 Grösse) die Latenz und der Durchsatz immer noch besser als beim RAM Zugriff. Beim Zen2 ES hier ist bei 32MB aber eine Zugriffszeit höher als bei RAM Zugriff zu sehen. Wie erklärt ihr das?
#2
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Leutnant zur See
Beiträge: 1157
Zitat
wurde allerdings auch mit extrem niedrig getaktetem RAM von nur 1.333 MHz betrieben

Das könnte aber auch der I/O-Takt sein, also DDR4-2666

Zitat
Wie kommt ihr darauf, dass die Caches doppelt so gross sind?

Weil AMD das sagt?

Zitat
Ich behaupte einfach mal

Und deine Behauptung ist mehr wert als eine Angabe von AMD?

Zitat
wie im entsprechenden Thread auch schon erwähnt, dass es keine 4-Kern CCX mehr sind sondern 8-Kern mit 16MB cache.

Wo wurde denn so ein Blödsinn behauptet?
#3
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Fregattenkapitän
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Zitat Gamerkind;26770696
Das könnte aber auch der I/O-Takt sein, also DDR4-2666
Weil AMD das sagt?
Und deine Behauptung ist mehr wert als eine Angabe von AMD?
Wo wurde denn so ein Blödsinn behauptet?


1. Quelle dazu? Dazu findet man nur Vermutungen und einen Leak auf SiSoft (16x16MB L3 für einen mutmasslichen Rome Serverprozessor mit mutmasslichen 8 Chiplets à 8 Kerne). Könnte auch ein Dual Socket Server mit 2x8 Chiplets gewesen sein und damit weiterhin 8MB pro 4 Kerne.
2. Quelle von AMD? Vielleicht eine Folie? Wenigstens ein schlecht abfotografiertes Marketingbild?
3. Im HWL News Thread von letzter Woche zum Leak auf Userbenchmark.

Auf der HotChip gabs ein Bild des IF. Darin zu sehen sind ein Epyc mit vier Dies mit je zweimal vier Kerne (4-Kern CCX). Ob das Rome war stand da nirgends. Es sind bis jetzt also alles Vermutungen anhand eines Eintrags in einer Datenbank mitte November.

Falls es verlässliche, offizielle Quellen dazu gibt lasse ich mich gerne belehren und nehme alles zurück. Bis dahin ist meine Behauptung genauso Wertlos wie alle anderen :hust:


Edit: Habe tatsächlich etwas dazu gefunden:
AMD 7nm Epyc 2 Rome could be a 9-Die Chip with New Socket
Auf dem Blockdiagramm kann man sehen, dass pro CCX 32MB Cache zur Verfügung stehen. Und, oh nein, 8C/16T. Pro CCX!
#4
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Leutnant zur See
Beiträge: 1157
Zitat
Auf der HotChip gabs ein Bild des IF. Darin zu sehen sind ein Epyc mit vier Dies mit je zweimal vier Kerne (4-Kern CCX). Ob das Rome war stand da nirgends.

Das war Naples.

Ob es ein oder zwei CCX pro Die sind, ist noch nicht bekannt.
Auf der von dir geposteten Seite hat man einfach Die mit CCX gleich gesetzt.
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