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Neue Horizonte: AMD zeigt Vega in 7 nm und EPYC der 2. Generation

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amd-newhorizonUnter dem Motto "New Horizon" hat AMD in San Francisco über seine Zukunft im Datencenter gesprochen. Nach einem Rückblick zu EPYC und Radeon Instinct ging es dann auch schon an die Neuerungen.

Nicht aber eine Radeon Instinct MI25 mit Vega-GPU in 7 nm und im Vollausbau mit 64 Compute Units wurde zunächst vorgestellt, sondern eine Radeon Instinct MI60 als erste "7 nm GPU" - und damit als schnellste GPU-Beschleuniger mit PCI-Express-Interface. Die Karte wird anhand der Namensgebung eine Rechenleistung von 60 TFLOPs für FP16-Berechnungen bieten. Die Radeon Instinct MI25 kommt auf 25 TFLOPs Peak-Rechenleistung für FP16.

Die Radeon Instinct MI60 soll auf der Vega-20-GPU basieren und kommt auf 13,28 Milliarden Transistoren und besitzt eine Chipfläche von 331 mm². Die Vega-10-GPU kommt auf 12,5 Milliarden Transistoren auf einer Fläche von 484 mm². Zudem wird PCI-Express 4.0 offiziell unterstützt, was im Datacenter von besonderer Bedeutung ist.

Neben der Vega-20-GPU bietet die Radeon Instinct MI60 noch vier HBM2-Speicherstacks für einen Speicherausbau von bis zu 32 GB. Das Speicherinterface ist 4.096 Bit breit und soll eine Speicherbandbreite von 1 TB/s aufweisen. Die Speicherchips müssen dazu mit 1.000 MHz arbeiten.

Anders als die Vega-10-GPUs wird Vega 20 auch FP64-Einheiten bieten können und soll zudem mit INT8 und INT4 umgehen können. Außerdem gibt es eine Ende-zu-Ende-Verschlüsselung mit ECC-Unterstützung.

Es wird offenbar auch noch eine Radeon Instinct MI50 geben, die entsprechend eine Rechenleistung von 50 TFLOPs FP16-Rechenleistung aufweisen wird. Es wird sich dabei wohl um eine kleinere Ausbaustufe der Vega-20-GPU handeln. Ebenfalls unterstützt werden INT8- und INT4-Berechnungen.

Ein Vergleich der Rechenleistung:

Die Rechenleistung der Volta-, Turing- und Vega-Architektur
Modell GeForce RTX 2080 Ti Quadro RTX 8000 Tesla V100 Radeon Instinct MI60 Radeon Instinct MI50
Technische Date
GPU TU102 TU102 GV100 Vega 20 Vega 20
Architektur Turing Turing Volta Vega Vega
Fertigung 12 nm 12 nm 12 nm 7 nm 7 nm
Shader 4.332 4.608 5.120 4.096 3.840
GPU-Takt 1.635 MHz 1.770 MHz 1.380 MHz 1.800 MHz 1.746 MHz
Speicherinterface 352 Bit 384 Bit 4.096 Bit 4.096 Bit 4.096 Bit
Speicherausbau 11 GB GDDR6 48 GB GDDR6 32 GB HBM2 32 GB HBM2 16 GB HBM2
Speichertakt 1.750 MHz 1.750 MHz 900 MHz 1.000 MHz 1.000 MHz
Speicherbandbreite 616 GB/s 672 GB/s 900 GB/s 1 TB/s 1 TB/s
Interconnect NVLink
100 GB/s
NVLink
100 GB/s
NVLink
150 GB/s
Infinity Fabric
100 GB/s
Infinity Fabric
100 GB/s
TDP 260 W 295 W 300 W 300 W 300 W
Rechenleistung
FP32 TFLOPS  14,2 16,3 15,7 14,7 13,4
INT32 TIPS  14,2 16,3 15,7
- -
FP64 TFLOPS 0,445 0,510 7,8 7,4 6,7
FP16 TFLOPS  28,5 32,6 31,429,5 26,8
INT8 Tensor TOPS  227,7 261 60 58,9 53,6
INT4 Tensor TOPS  455,4 522 120 - -

Rome auf Basis von Zen 2

An zentraler Stelle steht aber die Zen-Architektur der zweiten Generation: Zen 2. AMD spricht für den Einsatz von Zen 2 von "Hochleistungskernen", die in 7 nm gefertigt werden. Neben der Fertigung in 7 nm gibt es ein "modulares System Design" – Details dazu später. Der erste Prozessor, der die Zen-2-Architektur einsetzen wird, wurde ebenfalls vorgestellt und hört auf den bereits bekannten Namen Rome – er wird als EPYC 2 im kommenden Jahr auf den Markt kommen.

Für die Fertigung in 7 nm hat AMD mit TSMC zusammengearbeitet. Bisher war GlobalFoundries für die Fertigung der Prozessoren der Partner der Wahl – dies scheint sich nun zu ändern. Die Fertigung für 7 nm bietet eine um den Faktor zwei höhere Packdichte, ermöglicht eine halbierte Leistungsaufnahme bei gleicher Performance oder aber ermöglicht ein Leistungsplus von 25 % bei gleicher Leistungsaufnahme.

Rome wird aus einem I/O-Die bestehen, der in 14 nm gefertigt wird und sämtliche I/O-Aufgaben übernimmt. Realisiert wird dies über den Infinity Fabric in der 2. Generation. An den I/O-Die werden dann die CPU-Chiplets angebunden. In der Präsentation zeigt AMD einen Aufbau mit einem zentralen I/O-Die mit zwei CPU-Chiplets. Wie die Chiplets selbst aufgebaut sind, hat man noch nicht verraten. AMD spricht allerdings von einer höheren "Core Density" – also womöglich verdoppelten Anzahl an Kernen pro CCX.

Um die Rechenleistung weiter zu erhöhen und dem Datacenter-Fokus gerecht zu werden, hat AMD die Zen-2-Architektur etwas ausgebaut. Unter anderem bietet diese nun vier 256 Bit breite FPUs (Floating Point Units). Zudem hat man den Op-Cache vergrößert, den Instructions Cache reorganisiert und die gesamte Pipeline weiter optimiert. AMD spricht außerdem davon, pro Rechenoperation mit Zen 2 nur die halbe Leistungsaufnahme zu benötigen.

Die EPYC-Prozessoren der zweiten Generation unterstützen PCI-Express 4.0, genau wie die Radeon Instinct MI60 und Radeon Instinct MI50. Zwischen CPU und GPU lassen sich damit bidirektional bis zu 64 GB/s übertragen. Der Infinity Fabric kommt für eine GPU-zu-GPU-Verbindung auf 100 GB/s pro Link. Verbunden werden können bis zu vier Radeon-Instinct-Beschleuniger in einer Ring-Topologie.

In den Fußnoten einer Folie wird das Vorhandensein von 64 Kernen erwähnt. Zudem wird ein Speicherinterface mit acht Kanälen genannt. Inzwischen sind diese Zahlen auch auf der Bühne bestätigt worden.

Letztendlich werden damit die Gerüchte eines 8+1-Designs bestätigt. Statt eines großen Chips, der in 7 nm zwar etwas kleiner wird, aber auch extrem teuer in der Fertigung ist, setzt man weiterhin auf viele kleine Komponenten, die dann in einem MCM zusammengeführt werden. Der auf der Bühne gezeigte Chip zeigt zentral den I/O-Die, der in 14 nm gefertigt wird. Daneben sind acht Chiplets zu sehen - die CCX-Dies mit jeweils acht Kernen.

Zusammengenommen sollen die 8+1-Dies auf eine Chipfläche von 1.000 mm² – die ließ AMD auf dem Event verlauten. Aus den vorliegenden Bildern kann man eine Größe eines CCX-Dies von jeweils etwa 72 mm² errechnen, der I/O-Die kommt auf etwa 430 mm².

Wie sich bei den Tests der Ryzen-Threadripper-Prozessoren (AMD Ryzen Threadripper 2990WX und 2950X und AMD Ryzen Threadripper 2920X und 2970WX im Test) gezeigt hat, kommt der Ansteuerung der Caches und Speichercontroller mit akzeptablen Latenzen eine extrem wichtige Rolle zu und dabei werden auch die Nachteile eine MCM-Designs deutlich. Der Controller soll genau dies übernehmen und optimieren.

An den Controller angebunden sind dann die einzelnen CCX-Dies. Ausgehend von einem ähnlichen Aufbau wie bisher, besitzen diese jeweils acht Kerne und 32 MB an L3-Cache, sodass ein EPYC-2-Prozessor im Vollausbau auf 64 Kerne kommt, die 128 Threads verarbeiten können. Außerdem stünden dem Prozessor 256 MB an L3-Cache zur Verfügung.

Weiterhin vorhanden wären acht DDR4-Speichercontroller, die über acht Kanäle und auf 16 DIMM-Steckplätzen bis zu 4 TB an Arbeitsspeicher anbinden können. Die Speichercontroller sitzen ebenfalls im besagten Controller-Chip und nicht mehr in den einzelnen CCX-Dies. Gleiches gilt für die 128 PCI-Express-Lanes nach PCI-Express-4.0-Standard.

Konkrete Daten zu den Taktraten gibt es noch nicht. Auf der Bühne zeigte AMD einen Vergleich mit einem EPYC-Prozessor mit 64 Kernen gegen zwei Intel Xeon Platinum 8180M mit jeweils 28 Kernen. Der verwendete C-Ray-Benchmark läuft auf EPYC-Prozessoren recht gut und so verwundert das Ergebnis mit 28 zu 30 Sekunden zu Gunsten von AMD auch nicht. Gekühlt wurde der EPYC-Prozessor mit 64 Kernen mittels Luftkühler. Die Taktraten sollen aber noch nicht final sein.

2019 sollen die EPYC-Prozessoren der 2. Generation auf den Markt kommen. Spätestens bis dann werden wir sicherlich die Taktraten und einzelnen Modelle kennen.

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Kommentare (173)

#164
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Fregattenkapitän
Beiträge: 2625
Zitat Gamerkind;26629064
Ich muß das nicht beweisen, das ist allgemein bekannt!
Für AVX2/AVX512 gibt es bei den Xeons eigene Taktangaben, und wie gesagt, das ist allgemein bekannt, darüber haben schopn PCGH, CB,... berichtet.

Aber such doch selbst bei Intel
Intel Product Specifications


Für AVX512 mag deine nachgeschobene Aussage richtig sein!
Für AVX2 bist du immer noch in der Beweispflicht!
Oder kehrst du wieder zum alten Muster?
Aussage ohne Argumente und sich nach bedarf drehen!
#165
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RheinMain
Admiral
Beiträge: 9825
Zitat Jaimewolf3060;26629044
@Gamerkind
Bitte Beweis das Intel den Takt bei AVX2 senkt und welcher Prozessor!

Das machen die CPUs schon seit Haswell, als AVX2 kam. Ist ein alter Hut und für dich umso beschämender, dass du sowas leugnest. Besonders auffällig ist es bei den Xeons, weil die um's Verrecken in ihrem TDP-Limit bleiben müssen. Die X-CPUs im S2066 hingegen sind da etwas "großzügiger".

On the dangers of Intels frequency scaling

Gerade die Xeons haben mit "heavy AVX512 operations and multiplications" zu kämpfen, so dass deren SingleCore-IPC unter AVX512 bei weitem nicht mehr gehalten wird und drastisch einbricht. Dieses "Phänomen" Kannst du überall im Netz finden - du musst nur Lust haben, danach zu suchen.

Und falls es dir explizit um AVX2 ging - das machen Intel-CPUs schon immer:
E-class CPUs down clock when AVX is in the execution stack? Is this true, if so why would it?
#166
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Registriert seit: 02.05.2017

BannedForEveR
Beiträge: 8788
AMD hat heute gesagt, dass es keine Taktsenkungen bei AVX2 geben soll:
Naples, Rome, Milan, Zen 4: An Interview with AMD CTO, Mark Papermaster
#167
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Registriert seit: 11.09.2007

Fregattenkapitän
Beiträge: 2625
@fortunes
Noch mal für dich(MENCHI).
AVX512 stimmt das!
Die Absenkung erfolgt nach 2.7 Millionen Takte!
#168
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Registriert seit: 29.08.2018

Bootsmann
Beiträge: 593
Zitat Holzmann;26629106
AMD hat heute gesagt, dass es keine Taktsenkungen bei AVX2 geben soll:
Naples, Rome, Milan, Zen 4: An Interview with AMD CTO, Mark Papermaster

Danke, das Interview ist mir voll entgangen.

Wäre das also auch geklärt!
#169
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Registriert seit: 08.08.2006
SN
Moderator
Beiträge: 34122
Zitat fortunes;26629088
Das machen die CPUs schon seit Haswell, als AVX2 kam. Ist ein alter Hut und für dich umso beschämender, dass du sowas leugnest.


Was hat das mit der Frage nach dem Beleg zu tun?
Wahrscheinlich spielt er auf den 9900k an - der in quasi keinem Test/Review durch ein AVX Offset unter AVX Load eingebremst wurde. Warum? Weil er keinen AVX Offset hat. Insofern ist die Taktreduzierung auch wirklich das, was diese Redewendung wortwörtlich bedeutet. Nämlich ein alter Hut und mittlerweile schon wieder überholt.

Die Frage wäre eher, warum DU das jetzt nicht weist, aber schon wieder rumstänkerst?
A Messy Situation: Intel's Stock Profile and Power Limits - overclockers.at
Ob die Xeons kommender Generationen das ähnlich handhaben werden, werden wir sehen. Das weist weder du, noch ich noch Gamerkind noch irgend ein anderer hier...


Zitat Holzmann;26629106
AMD hat heute gesagt, dass es keine Taktsenkungen bei AVX2 geben soll


Man muss doch eh erstmal die Taktraten abwarten...
64C bei gleichem Sockel = 180W (bis 250W, wenn man es analog TR aufbohrt)
Egal wie man das dreht, heavy FP-Load und auf doppelt so breiten Units bei 100% mehr Cores und dann noch minimum gleichem Takt wie Epyc federt man wahrscheinlich nicht einfach mal eben so durch ne Prozessoptimierung ab. Auch nicht, wenn 7nm noch so gut funktioniert.
Vielleicht taktet der 64C aufgrund der breite so schon recht niedrig - und das was Intel mit dem 9900k macht, nämlich nach Belastung, Temperatur und Boardlimits zu takten, macht man ja auch bei AMD schon. Insofern sagt die Aussage nichts aus, wenn man nicht direkt auch die Basis dazu benennt.
#170
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Registriert seit: 11.09.2007

Fregattenkapitän
Beiträge: 2625
@fdsonne
Danke.
Wie immer von dir gewohnt, Antwort mit Substanz ohne Gegenfragen!
#171
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Registriert seit: 02.05.2017

BannedForEveR
Beiträge: 8788
Natürlich muss man noch abwarten was am Ende raus kommt, es kann auch möglich sein, dass AMD für die Vorstellung jetzt nur so viel gemacht hat, wie sie mussten, um das Xeon System knapp zu schlagen, es wurde ja auch immer wieder erwähnt, dass es nur ein Prototyp ist und die Leistung nicht final sei.
Man hebt sich unter Umständen noch Pulver auf für die richtige Präsentation von Rome, während man bisher nur versucht hat zu zeigen, dass man Intel schlagen könnte.
Später ist immer noch Zeit zu zeigen, um wie viel. :)
#172
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RheinMain
Admiral
Beiträge: 9825
Zitat fdsonne;26629255
Was hat das mit der Frage nach dem Beleg zu tun?
Wahrscheinlich spielt er auf den 9900k an

Wahrscheinlich. Du sagst es. Und ich weise nach, dass Intel das seit Jahren bei den Xeons macht. Warum? Weil die ihre TDP-Einstufung unbedingt halten müssen.

Aber das schrieb ich alles schon - scheinst du einfach nur zu ignorieren.

Zitat fdsonne;26629255
Die Frage wäre eher, warum DU das jetzt nicht weist, aber schon wieder rumstänkerst?

Häh!? Ich rede die ganze Zeit von den Xeons & X-CPUs. Wo habe ich was von den Desktop-CPUs geschrieben? Na los, wo?

Du wirfst mal wieder Dinge vor, die komplett haltlos sind.

Zitat fdsonne;26629255
Ob die Xeons kommender Generationen das ähnlich handhaben werden, werden wir sehen. Das weist weder du, noch ich noch Gamerkind noch irgend ein anderer hier...

Intel muss die Xeons auch in Zukunft einbremsen, wenn sie weiter die TDP halten sollen.

Das eigentliche Problem der Xeons und AVX ist die Taktabsenkung, die pro Kern beide Threads betrifft. Und das ist fatal, wenn der eine Thread mit einer AVX-Anwendung beschäftigt ist, der andere Thread aber etwas ganz anderes macht. Und angeblich hätte ein Kern eine Taktlatenz von 1ms, bis er nach Abschluss der AVX-Tätigkeit wieder auf Normaltakt hochfährt. Das ist alles andere als rosig.
#173
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Beiträge: 34122
Zitat fortunes;26629306
Wahrscheinlich. Du sagst es. Und ich weise nach, dass Intel das seit Jahren bei den Xeons macht. Warum? Weil die ihre TDP-Einstufung unbedingt halten müssen.

Aber das schrieb ich alles schon - scheinst du einfach nur zu ignorieren.


Mir ging es lediglich darum dir mitzuteilen, dass du den 9900k und seine kleineren Vertreter unterschlagen hast - die schlicht mit 0er AVX Offset an den Start gehen, weil es dort kein "wenn-AVX-dann-Takt-runter" mehr gibt. Damit ist/war die Pauschale, dass man das seit Haswell so macht, widerlegt. Nicht mehr und nicht weniger...

Sollten die kommenden AP-Xeons - und davon gehe ich aus - dieses Verhalten ebenso zeigen, dann ist A) das von dir beanstandete Taktverhalten unter mixed Load zwischen non AVX und AVX Software vom Tisch - denn der Prozessor taktet dann mit seinen Cores immer so hoch wie es die Grenzen zulassen. Und B) ebenso die pauschal geringere Taktrate nach der ja die Frage ggü. AMD da im Interview abzielte.

PS: Xeons müssen auch pauschal ihre TDP Einschränkung nicht halten, auch diese Behauptung von dir wird nicht wahrer, nur weil du sie alle Nase lang wiederholst.
Kein Plan was du dich da schon wieder so aufführst, aber mach mal, ich bin wieder weg und lass euren kleinen Kindergarten wieder in Ruhe...


Zitat Holzmann;26629299
Natürlich muss man noch abwarten was am Ende raus kommt, es kann auch möglich sein, dass AMD für die Vorstellung jetzt nur so viel gemacht hat, wie sie mussten, um das Xeon System knapp zu schlagen, es wurde ja auch immer wieder erwähnt, dass es nur ein Prototyp ist und die Leistung nicht final sei.


Ich meinte damit halt eher das, wie diese "Angabe" den Weg durch die Medien genommen hat. Das steht ja so von Anfang an drin - die ganze Zeit schon. Aber es gibt dann halt auch Leute die fallen auf solche Angaben rein... Deswegen auch die Frage oben, was denn nun "Durchschnitt" sei. Von Durchschnitt kann sich ja keiner was kaufen, wenn er nicht gerade die Software nutzt, die den Durchschnitt zugrunde liegt.
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