ich kann dir nicht folgen, anscheinend aber auch Aufgrund deiner Schreibweise - war aber der Auffassung weil du mich direkt zitiert hast das du auch mich damit gemeint hast ^^
nun denn, egal... dein technischer Input ist überragend und nur darum sollte es hier weiterhin gehen
Es tut mir leid.
Ich erkenne meine Fehler
Das Problem war, dass ich memOC sehr seriös ansehe und auch nahe-zu Perfektion erwarte. Als Arbeit/Forschung und nicht als Hobby.
Mir wurde viel zu oft research-blödsinn gezeigt und man stand zu seinem Ergebnis naive, obwohl selbst nach der Erklärung weswegen man etwas übersehen hatte, man weiterhin zu seinem "flawed-tested" Ergebnis stand anstelle zu versuchen nochmal zu testen.
Ich hatte bei genau der selben Schreibweise auch nicht mehr erwartet und das war ein Fehler. Ich gab dir ebenso keine Möglichkeit zu zeigen was du getestet hast, und das war auch ein Fehler.
Ich sollte generell diese Fehler vermeiden und dann nicht grob zu Leuten sein, selbst wenn ich finde dass man manchmal ... komische Fragen stellt.
Wo man sich sehr viel mühe gibt so gut es geht nicht missverstanden zu werden.
Ich bin nur da um etwas auszuhelfen und nicht Leute zu kritisieren welche man nicht kennt.
My bad, sorry !
~ ich hätte es netter formulieren können, und definitiv nachsichtiger sein sollen.
🙇♂️🙇♂️
Nicht jeder sieht es gleich und will einfach nur Spaß haben.
Es stört mich dann zwar dass man sich selbst als falsches Beispiel darstellt (example Buildzoid mit dem tREFI) und das dazu führt dass mehrere Leute den selben Blödsinn fortfahren = mehr Arbeit für mich
Aber ich muss lernen geduldiger zu werden. Tut mir leid~
Ah und danke für die nettere Antwort.
BTW mit dem aktuellen BIOS geht auch mehr Spannung mit Richtek PMIC
ASRock bekommt es weiterhin nicht hin Renesas OC Stepping (sind 3) freizuschalten. Und mit mir möchte keiner zusammenarbeiten;
Nun AMD ~ ASRock , die Schuld liegt an beiden.
AMD möchte korrekten EC Zugriff und keine korrupten sticks.
ASRock bekommt es halb hin mit zb dem Z790 NOVA, jedoch auch nicht ganz richtig.
Schwierig . . . aber dennoch irgendwo peinlich. An alle Boardpartner.
Nur ASUS kann es, aber lässt es ebenso nur auf dem GENE zu.
// Ich frage mich ob nur das GENE ein "specs-breaking" board sein darf. Den das Verhalten macht keinen Sinn für mich. Auch nicht von der Business-Seite.
Irgendwie fehlt mir Bandbreite ^^
Leider, minimal Verlust ist an den potentiellen Writes mit kaviats
Die CCDLWR Regel gehört nicht mir.
Der WTRS = RRDS/2 exploit jedoch schon.
Laut den offiziellen Dokumenten hat RDRDSC_L = (CCDL-ReadBurstChop+PhyDly bzw OdtEnableDelay) zu sein
Und WRWRSC_L (SG) = CCDLWR-WriteBurstChop+ODTEnableDly)
Dann wäre tRDWR = LD+tBURST+PhyDly+WPRE
Das sind offiziellen AMD™ Formeln für/von dem IMC. Für DDR4 & DDR5.
Da DDR5 standalone ist, gehe die tBURST (interface, momentan 3 nCK) Formel nicht und der minimum delay ist Read/WriteBurstLength /2 (RBL & WBL = 16, sprich 8 = burstchop)
^ Der echte und wahre Delay on dem Standalone! DIMM Stick. Ein Strobe pro Seite.
Da es allerdings von Read zu Write wäre, haben wir nur den BurstChop und nicht den kompletten Roundtrip delay aka RBL oder WBL.
RBL = ReadBurstLength
BL = BurstLength
BC = BurstChop
Ich schreibe momentan RBC (ReadBurstChop) damit man versteht was ich meine.
tBURST = BurstChop , jedoch auf der Host Seite (CPU).
In AMDs fall müsste tWRRD ebenso (CWL+tBURST+WTR_L(S)) = sein,
Done write to Read. Aber ...
AMD liebt es Asse aus (der Rückwand) bzw "dem Magischen Zylinder" zu zaubern und tWRRD wäre theoretisch instant *. Somit folgen sie deren eigenen Specs nicht.
Nun 1 delay da Phy/ODTEn auch einen hat, jedoch nur diesen einen "action delay". Für generell jedes timing welches ein transition-timing/transition-schritt wäre.
* tWRRD;
Ist ein Transition delay und ein ausgedachter von AMD von einem fertigen Write zu einem Read.
Beide eigentlich, tRDWR & tWRRD sind transition timings.
// Eigentlich ... hat WRRD genau gleich von WTRL oder WTRS zu sein 🤔🤔 ... eventuell +1, ich müsste genauer nachdenken
Und beide können das gesammte Set verlangsamen.
Ebenso sind SC_Longs eine AMD Sache.
Im Grundegenommen hat es tRDWR_SG & _DG zu sein
SG wäre same group aka _Short, und wäre hier CCDS bzw tBURST (same thing)
Für den Stick hat CCDS auch bekannt als BurstChop, nun 8 zu sein. Wie man es als BC8 timing kennt.
Es ist der minimum Delay, welcher für einen gesammten Strobe von einem ende zum anderen ende , durch alle IC's gebraucht wird.
Dass wir 8 ICs haben und der standart BC8 wäre ~ ist aber reiner Zufall.
_DG hat dann der Roundtrip delay zu sein ~ kurzgefasst RBL oder WBL
// und nein, WRWR_DG auf 12 ist falsch !!, der delay hat 16 oder 32 zu sein
Nur sollten es nicht-AMD Nutzer lesen.
Sorry, ich schweife ab;
* tWRRD;
Gehört auf dem kleinsten Wert für Single Sided DIMMs
Und hat ein delay zu haben für Dual-Sided dimms.
Abseits dass mir AM5 PPR Dokumente fehlen, macht AMDs formel schon bei AM4 keinen Sinn 🤭
Auch nicht von derren denkweise aus. Die Formel ist einfach nicht richtig. Besonders wenn sie eher SC_Long als delay nehmen anstelle RDWR oder WRRD.
