Cache-Zusammensetzung entschlüsselt: Nur das Nova-Lake-S-Flaggschiff bringt volle 288 MB mit

[HWL News Bot]

Bis zur offiziellen Vorstellung von Intels Nova-Lake-Prozessoren vergehen noch einige Monate, doch bereits in der letzten Woche ist eine breite Palette an Prozessor-Modellen mit ersten technischen Eigenschaften durchgesickert. Bei Enthusiasten besonders interessant sind die Prozessoren, die über den bLLC (big Last-Level-Cache) verfügen und nun wurde die Zusammensetzung des bLLCs bei insgesamt fünf CPU-SKUs entschlüsselt. Ein wichtiger Faktor zur Berechnung ist folgende Formel: Pro P-Cluster sind es zwei 12-MB-Slices und pro E-Cluster ein 12-MB-Slice.
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[ENNO1973]

Der kleine Core Ultra 9 400 mit bLLC verwirrt schon wieder.
22 Kerne wie der 5er, nur mit bLLC. Trägt aber in der Bezeichnung nicht das D dafür.

Und der der Ultra 7 400 D ist besser.
Warum dann unter Ultra 9?
Das ist ein Ultra 5 400 D.

 

[Bitmaschine]

Ich denke, da werden wieder zig Unterformen von Spezifikationen nachgeschoben werden. Die Tabelle ist nur eine grobe Übersicht.
Mal sehen, was Intel daraus macht, in welcher Preisliga die Flaggschiffe liegen und wie es bei den Usern ankommt. Hört sich aber insgesamt recht interessant an, wenn nicht die Speicherkrise/-preise für die Etablierung im Wege stehen würde.

 

[Botcruscher]

Ich hab gerade einen Knoten im Kopf und frage mich warum der L3 bei AMD unabhängig von der Kernzahl ist. Laut Floorplan des Arrow Lake Tile sind es jeweils 4P und 8E Kerne die an einem 36MB LLC hängen. Der Ringbus verbindet dann zu den anderen 36MB, 4P und 8E. Im Schaubild ist der LLC komplett unabhängig von den Kernen. Warum führt die Abschaltung von Kernen zum Verlust von L3? Hat jemand ein vernünftiges Schaubild?

 

[KnSNaru]

Ich ahnte es irgendwie, dass die Speerspitze mit ihren 52 Cores, respektive 44, diese in zuletzt noch keine bekannte Definition besaß, Modelle für eine HEDT-Plattform repräsentieren würde. Das X-Suffix bekräftige diese Annahme. Es ist zumindest schön zu sehen, dass Intel wieder in die Richtung von einer HEDT-Plattform zu planen scheint.

Ich hatte es mir nicht vorstellen können, dass solche CPUs auf gleicher Chipfläche um so vieles mehr an Cores packen könnten. Daher vermutete ich größere Chips für eine HEDT-Plattform. Jene Modelle mit in bis zu den kolportierten 96 Cores als vermutliche Quad-Tiles blieben demnach der Xeon-Scalable-Platform mit entsprechend noch größeren Chips vorbehalten.

Core Ultra 400DX	52	(8+16)+(8+16)+4	288 MB bLLC	2x(96 + 48 MB)	Dual-Tile	DDR5-8000	175 W
Core Ultra 400DX	44	(8+12)+(8+12)+4	264 MB bLLC	2x(96 + 36 MB)	Dual-Tile	DDR5-8000	175 W

Abtzwarten bleibe noch, wofür das D-Suffix stehe. Hat jemand einen Einfall?

​

Core Ultra 9 400D

28

8+16+4

144 MB bLLC

96 + 48 MB

Single-Tile

DDR5-8000

125 W

 

[mkzwoo]

Abtzwarten bliebe noch, wofür das D-Suffix stehe. Hat jemand einen Einfall?

​

Vermutlich die Kennzeichnung für bLLC Die...

 

[pwnbert]

Allgemein aber spannend, mit dieser Doppelausführung und so... bin gespannt, was sich tut... und was mit Zen 6 passieren wird.

Wenn Intel da jetzt wirklich doppelt-moppelt und nen Zusatzcache macht... könnte es für AMD wieder schwerer werden?

Wobei Intel wie auch AMD keine CPUs verkaufen wird, wenn man keinen RAM und keine SSDs dazu bekommt.

 

[FM4E]

News-Update:

"Viele werden sich fragen, über wieviel L3-Cache die CPU-Modelle ohne bLLC verfügen werden. Ausgehend von 2x 3 MB pro P- und 1x 3 MB pro E-Cluster lässt sich die Frage einfach beantworten. Die entsprechenden L3-Cache-Größen haben wir in der Tabelle ergänzt."

 

[denni]

Hätte schon Bock mal wieder auf HEDT. Aber das wird wohl preislich jenseits von gut und böse landen.

 

[pwnbert]

Jein, wir haben halt gerade so nen "one size fits all Sockel", auf beiden Seiten.

Bei 1851 ist schon ein Wahnsinn, was so geht vom PCH aus, kann man nix meckern.
AM5, joa, wenn sie mal PCHs hätten die mit Gen5 angebunden sind und nicht scheiße, wäre auch das im Bereich, wo man von HEDT sprechen kann im sinnvollen Rahmen.


AM5 kann man in gewissen Konfigurationen durchaus als HEDT bezeichnen, z.B. mit einem B850 Creator oder B850 AI-Top geht schon was... wenn der PCH da jetzt noch gut wäre... könnte man in Verbindung mit ner 16 Core CPU (oder ner angeblich kommenden 24 Core) schon von HEDT sprechen ohne dramatische Einschränkungen. 256gb RAM (ECC) gehen auch (würde man die Module bekommen).
1851... nunja... auch irgendwo. So ein 285k/265k/270k macht schon was her am Live-Mixer oder nem Board mit sinnvoll verwendbaren Schnittstellen.
=> Das ist schon okay, da braucht es keinen extra HEDT Sockel.

Ist halt so ne Sache, weil der gleiche Sockel auch für so Vollgurken verwendet wird... bei AMD und bei Intel.


Momentan sind 32gb RAM schon im HEDT Preisbereich, 256gb sind möglich mit dem Sockel... also wofür will man HEDT? Mehr PCIe für M.2 SSDs? Geht über PCH Chip und gutes Mainboard Design.
Mehr Cores? Viele Cores waren noch nie sinnvoll, HEDT war fürs Gaming noch nie ein Ding.


tl,dr: HEDT gibts schon, muss man sich nur leisten wollen.

 

[Holt]

Der kleine Core Ultra 9 400 mit bLLC verwirrt schon wieder.
22 Kerne wie der 5er, nur mit bLLC. Trägt aber in der Bezeichnung nicht das D dafür.

Ja, das hatte ich ja auch schon in der News zum angeblichen Lineup kommentiert. Es macht keinen Sinn, warum ein Ultra 9 weniger Kerne als ein Ultra 7 haben soll, wenn beide bLLC haben. Es würde nur Sinn machen, wenn der kleinste Ultra 9 eine mobile CPU und dort dann das Spitzenmodell wäre.

Ich denke, da werden wieder zig Unterformen von Spezifikationen nachgeschoben werden. Die Tabelle ist nur eine grobe Übersicht.

Vor allem beruht sie nur auf Gerüchten, die können stimmen, müssen es aber nicht. Man sollte Gerüchte nicht mit offiziellen Angaben des Herstellers verwechseln!

Es ist zumindest schön zu sehen, dass Intel wieder in die Richtung von einer HEDT-Plattform zu planen scheint.

Es steht doch in der News, dass auch die X auf dem LGA1954 Sockel kommen werden.

Ich hatte es mir nicht vorstellen können, dass solche CPUs auf gleicher Chipfläche um so vieles mehr an Cores packen könnten.

Wer sagt denn, dass die Chipfläche gleich sein wird? Mit zwei CPU Tiles wird sie größer sein, sie muss nur eben weiterhin unter den HS passen. Es ist ja auch aktuell so, dass nicht alle CPU einer Familie Chips mit der gleichen Fläche besitzen.

Daher vermutete ich größere Chips für eine HEDT-Plattform.

Was aber den Angaben im Artikel widersprechen würde!

Jene Modelle mit in bis zu den kolportierten 96 Cores

Was für Modelle mit 96 Kernen? Es war immer von maximal 52 Kernen für Nova Lake die Rede, nie von 96. Du scheinst da was zu verwechseln. Wobei selbst die gerade erschienen Xeon 600er Workstation CPUs auf Basis von Granite Rapids nur maximal 86 Kerne haben.