Ist ja wirklich süß das du dir dafür extra ein neuen Account erstellst, um uns unwissenden dein "wahres" Wissen versuchen aufzuschwatzen.
Aber nur mal so am Rande. Mein Wissen beruht nicht auf Internethalbwissen, wie das bei dir anscheinend der Fall ist. Daher kann ich auch das was du versuchst hier zu verzapfen widerlegen.
Die Verteilung der Daten auf die ICs ist nicht zufällig, sondern folgt IMMER einem geplanten Schema, das PRIMÄR auf Performance- und Effizienzoptimierung abzielt.
Grundlegend: Das Ziel ist, die parallele Verarbeitung der Daten zu maximieren und Engpässe zu minimieren. Der Speichercontroller entscheidet, wie die Daten auf die verschiedenen Speicherchips verteilt werden.
Die Verteilung basiert auf Adressbits, die bestimmten Reihen, Spalten, Bänken und Ranks zugeordnet sind.
Hier gibt es jetzt mehrere Funktionsweisen. Beim Thema Performance spielt der Burst-Access-Mechanismus eine wesentliche Rolle, heißt Daten werden in "Bursts" gelesen und geschrieben, die auf mehrere Speicherchips verteilt werden. Das bedeutet, dass ein Datenzugriff typischerweise mehrere ICs gleichzeitig involviert. Dann spielt natürlich auch noch ein Konzept namens Bank- und Rank-Interleaving eine Rolle. Hierbei werden Daten über verschiedene Speicherbänke und Ranks hinweg verteilt, um die parallele Verarbeitung zu maximieren und Engpässe zu minimieren.
Jetzt aber das entscheidende: Warum es keine zufällige Verteilung ist und dabei auch ganze ICs mit Daten frei bleiben können.
Eine zufällige Verteilung von Daten würde die Leistung drastisch beeinträchtigen, da moderne Speicherarchitekturen auf systematischer und gezielter Verteilung basieren. Zufälligkeit würde die Vorteile von Interleaving und parallelem Zugriff zunichte machen!!
Dann das für viele hier aller Entscheidendste. Thema Latenz.
Moderne Speichercontroller wie im aktuellen Ryzen auch, optimieren Zugriffe so, dass sie möglichst lokal bleiben, d. h., nahe beieinanderliegende Speicherzellen werden bevorzugt angesprochen. Das reduziert die Zugriffszeiten, da weniger interne Umschaltungen notwendig sind. Wenn die Daten über zu viele ICs verteilt werden, kann das zu zusätzlichen Verzögerungen führen, da der Speichercontroller zwischen ICs, Bänken oder Ranks umschalten muss. Heißt, auch dadurch können ganze ICs frei bleiben.
Das macht auch absolut Sinn, denn wenn alle ICs gleichzeitig aktiv sind, könnte das Design des Controllers ineffizient werden, insbesondere bei niedrigen Datenmengen.
Genau bei diesem Punkt hat AMD und Intel bei Consumer CPUs wo NUMA keine Rolle spielt sehr starken Fokus drauf gelegt, dass die Balken u.a. in Spielebenchmarks auch möglich groß sind.
Zuletzt bringt DDR5 auch noch sehr viele tolle Low-Power-Zustände mit. Heißt Teile des Speichers können komplett und bewusst deaktiviert werden, was ebenfalls dazu führen kann, dass einige ICs leer bleiben.
Selbst wenn man jetzt GEZIELT sowas wie Memory Scrambling nutzt, dies verändert die Darstellung der Daten auf physischer Ebene, führt aber nicht zu einer "zufälligen" Verteilung auf ICs.
Da kannst du im Bios einstellen was du willst.
Also nochmal zurück zum Szenario 28 von 32 GB für Karhu. Können ICs bei so einer Auslastung frei/ungetestet bleiben? Ja können sie. Ist das bei der Datenmenge wahrscheinlich? Eher nicht aber ausschließen kann man es auch nicht komplett. Daher bleibt meine Aussage im Kern richtig.
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