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Ice Lake und Cooper Lake sollen Multi-Chip-Designs sein

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intelBereits mehrfach gab es Hinweise darauf, dass Intel mit einer der nächsten CPU-Generationen auf ein Multi-Chip-Design wechseln könnte und damit dem monolithischen Ansatz endgültig den Rücken kehrt. Dies hat man im Grunde bereits getan, denn bereits heute bietet Intel Xeon-Prozessoren mit integrierten FPGAs, für die Cascade-Lake-SP-Generation gibt es identische Pläne und ein Cascade Lake-AP wurde ebenfalls als MCM-Design ins Gespräch gebracht.

Um dem 10-nm-Prozess noch etwas mehr Luft zu verschaffen schiebt Intel zwischen Cascade Lake und Ice Lake noch Cooper Lake in 14 nm ein. Während Cascade Lake noch ein klassischer Skylake-Refresh ist, gibt es bei Cooper Lake aber größere Änderungen hinsichtlich der Anordnung der Chips, die sich für Ice Lake fortsetzen soll.

So wird Cooper Lake für Intel offenbar der erste Schritt hin zu einem echten Multi-Chip-Design sein. Im vergangenen Jahr sprach Intel im Zusammenhang mit AMDs EPYC-Prozessoren noch von einem „zusammengeklebten" Produkt, aufgrund der immer größeren Chips und komplexeren Strukturen ist aber davon auszugehen, dass alle großen Chiphersteller früher oder später auf ein Multi-Chip-Design setzen werden. Für Intel steht dieser Schritt nun offenbar im kommenden Jahr bevor und die Entscheidung seitens AMD einen Zeppelin-Die für alle Produkte nutzen zu können, hat sich sicherlich auch ausgezahlt.

Die technische Ausführung der Anbindung und Fertigung erfolgt per EMIB (Embedded Multi-die Interconnect Bridge). Als Protokoll zwischen den Chips verwendet Intel offenbar UltraPath Interconnect (UPI), der von Intel als Nachfolger von QuickPath Interconnect (QPI) entwickelt wird. Sechs UPI-Links sollen die Dies miteinander verbinden. Die Bandbreite kennen wir noch nicht, die Rede ist nur von 10,4 GT/s für einen UPI-Link. Cooper Lake soll irgendwann im kommenden Jahr für Server-Prozessoren erscheinen, Ice Lake soll direkt darauf folgen. Genaue Zeitpläne gibt es noch nicht.

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Kommentare (20)

#11
Registriert seit: 01.08.2017
ganz im Westen
Leutnant zur See
Beiträge: 1096
Zitat Don;26375678
Sapphire Rapids nach Ice Lake nach 2020/21.


Da bin ich ja mal gespannt, war Canonlake nicht ursprünglich für 2015 angekündigt?
Nach IceLake soll auch erstmal TigerLake(erster richtiger 10nm Shrink) kommen, bis zur Tinsley Architektur wird glaube ich noch einige Zeit ins Land fliegen.
#12
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Registriert seit: 18.12.2012

Hauptgefreiter
Beiträge: 213
Ich komme mit diesen ganzen "lake"-Bezeichnungen gar nicht mehr hinterher.
Wann gibt es für Endkunden z.B. einen 6/8-Kern Prozessor im mcm Design? Wie wird dieser heißen?
Was ein Sockel/Chipsatz?
Okay betimmt wieder neuer Sockel/Chipsatz :D
#13
Registriert seit: 06.04.2016

Matrose
Beiträge: 20
Zitat Don;26375396
EMIB ist das Gegenstück zum Interposer. Beides bildet die physikalische Verbindung ab, hat aber mit dem Übertragsungsprotokoll nichts zu tun. Das Gegenstück zum Infinity Fabric wäre eben UPI.


Der einzige Unterschied ist, daß EMIB eben nur die Kanten der Dies verbindet, wärend der Interposer beide Dies trägt. Von der Dicke her nehmen sich beide Läsungen nichts, da GloFo und AMD anscheinend eine dünnere Version kreiert haben. Wie Don schon meinte, das hat alles nichts mit dem verwendeten Protkoll zu tun.
#14
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Registriert seit: 31.07.2006

Kapitän zur See
Beiträge: 3203
Zitat Don;26375678
Sapphire Rapids nach Ice Lake nach 2020/21.


Eigentlich sollte Sapphire Rapids nach Tigerlake folgen. Bin mir aber nicht sicher, ob der Codename überhaupt noch aktuell ist, denn die Pläne wurden 2016 ja ziemlich heftig über den Haufen geworfen. Ein Lake-Nachfolger wäre nach heutigem Stand etwa 2022 an der Reihe. Die haben mit der neuen µArchitektur auch erst 2016 angefangen, 5-6 Jahre braucht man da sicherlich bis zum neuen Chip.
Man wird die neue Achitektur auch auf 7nm planen, der Prozess ist vor 2022 eh nicht fertig.
#15
Registriert seit: 01.08.2017
ganz im Westen
Leutnant zur See
Beiträge: 1096
Denke ich auch. Sapphire Rapids kommt frühestens 2022, mit etwas pech sogar später. Wenn auf 7nm optimiert, kann sich das sogar noch länger hinauszögern, wenn man für die Lösung der aktuellen Probleme bei 10nm schon so lange gebraucht hat.
#16
Registriert seit: 05.07.2010

Admiral
Beiträge: 16279
Zitat Don;26375396
EMIB ist das Gegenstück zum Interposer.
Also ich würde es als eine Art Weiterentwicklung des Interposers bezeichnen, da es ja im Prinzip genau wie ein Interposer ist, nur mit dem Unterschied das eben die Dies nicht komplett auf dem Halbleiter sitzen der sie verbindet, sondern nur teilweise. Dies spart gegenüber dem normalen Interposer Kosten, denn so eine großen Halbleiter zu fertigen, ist ja nicht billig auch wenn er so simple ist wie ein Interposer der ja nur Verbindungen aber keine eigene Logik enthält.

Zitat yummycandy;26376292
Der einzige Unterschied ist, daß EMIB eben nur die Kanten der Dies verbindet, wärend der Interposer beide Dies trägt.
Nur die Kanten ist auch irreführend, das Die und die Interposer überlappen sich bei EMIB ja schon ein ganze Stück, nur müssen die Dies eben nicht komplett auf den Interposer passen.

Zitat yummycandy;26376292
da GloFo und AMD anscheinend eine dünnere Version kreiert haben.
Wie kommst Du darauf? Meines Wissens hat AMD bei TR und EPYIC keine Technologie in der Art eingesetzt, sondern verwendet die klassischen Verbindungen über die Trägerplatine. Dafür spricht auch der große Abstand der Dies, denn Interpose sind im Grunde Halbleiter und werden auch so hergestellt, anderes lassen sich die geringen Abstände der einzelnen Verbindungen und damit die hohe Anzahl an Verbindungen nicht herstellen, deren Kosten steigen also pro mm² und ab einer bestimmten Fläche werden sie extrem hoch. Daher sind bei allen Lösungen mit Interpose und auch bei Intels ersten Chips mit EMIB die Dies alle sehr nahe beieinander und so weit voneinander entfernt wie es bei den genannten AMD CPUs ist.

Man sieht auch auf dem Bild der geköpften AMD TR4 CPU da die Platine durchgehen ist und die Farbe zwischen den Dies der am Rand entspricht, wäre ein Interposer darunter, würde man es sehen, da der nicht innerhalb der Platine liegen kann, sondern eben oben drauf sitzen muss, da die Dies ja direkten Kontakt mit ihm haben müssen. Hinter EMIB steckt damit eigentlich "nur" wie man verhindert da die Wärmeausdehnung der einzelnen Dies Probleme bereitet, diese umgeht AMD eben durch die großen Abstände, womit sie auch den HS verlöten können, was bei Interposern und EMIB vermutlich schon deswegen nicht geht, weil sonst bei Ausdehnung nur eines der Chips der andere durch den verlöteten HS vom Interpose abgezogen werden würde.

Zitat yummycandy;26376292
Wie Don schon meinte, das hat alles nichts mit dem verwendeten Protkoll zu tun.
Wenn Du mit Protokoll das HW Protokoll meist, so hat die Anzahl der möglichen Verbindungen sehr wohl einen Einfluss und die hängt eben davon ab wie die Dies miteinander verbunden sind. Mit Mesh und EMIB braucht man nicht viel Vorstellungskraft um sich zu überlegen wie dies aussehen wird und damit dürfte klar sein, dass es nichts mit der Art der Verbindungen zu tun haben wird, wie sie bisher zwischen den CPUs eines Boards verwendet wird, wo man mit wenig Verbindungen lange Distanzen zu überbrücken hat. EMIB erlaubt ein Vielfaches an Verbindungen zwischen den Dies zu realisieren als so eine CPU an insgesamt an Pins hat. Die Skylake-X Dies sind doch nicht zufällig so gebaut das die Controller für PCIe Lanes und RAM oben und an den Seiten sind, während sie unten direkt mit den Kernen enden, so dass man im Prinzip zwei mit ihren Unterseiten zueinander zusammenfügen kann und dann das Mesh über beide Dies ausführt.
#17
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Registriert seit: 31.07.2006

Kapitän zur See
Beiträge: 3203
Vega Mobile besitzt einen extrem dünnen Interposer und dadurch insgesamt eine sehr niedrige Bauhöhe. Ich glaube er meint das.
#18
Registriert seit: 05.07.2010

Admiral
Beiträge: 16279
Dies ist das Prozessorforum, VEGA sind GPUs und keine CPUs und da hat AMD einen Interposer, sonst könnte man auch kein HBM RAM verwenden, denn HBM funktioniert ja nur weil es über den Interpose mit sehr vielen Verbindungen angebunden werden kann. Daher kann man dort die Adressierung auch über getrennte Verbindungen für Row und Column, während bei normalen DRAM Row und column nacheinander über die gleichen Pins übertragen werden und man kann eben auch 1024Bit breite Datenbusse haben, statt der 64 Bit bei normalen DDR Riegeln, einfach weil man eben viel mehr Verbindungen zwischen dem RAM und dem RAM Controller (also der GPU oder CPU) ziehen kann, wen man beides über Interposer verbindet.

Bei VEGA sind die RAMs dann aber auch extrem nahe an der GPU, eben um den Interposer so klein wie möglich gestalten zu können. Tomshardware hat auch schon mal genauer darüber berichtet, da sieht man gut wie eng die Dies nebeneinander liegen.
#19
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Registriert seit: 31.07.2006

Kapitän zur See
Beiträge: 3203
Es ging jetzt mehr darum, dass das eben nicht besonders dick sein muss, nur weil da jetzt ein Interposer verwendet wird. Übrigens sind Interposer super-billig-Produkte, die werden z.Z. AFAIK in 45nm gefertigt.

Der große Vorteil bei EMIB ist die einfachere package-Produktion, sonst hat das keinen Vorteil ggü. Interposern, weil Interposer eigentlich die billigere Lösung ist. Der zweite Nachteil von Interposern ist die maximale Produktionsgröße von ca. 800mm². Mehr kann man nicht belichten. Daher hat GV100 auch 2 Interposer im Package verbaut.
#20
Registriert seit: 05.07.2010

Admiral
Beiträge: 16279
Hast Du Belege für diese Aussage? Also finden nur Belege für das Gegenteil: Außerdem dürfte es bei EMIB keineswegs einfacher sein den Interposer nur unter einem Teil der Dies zu platzieren als bei normalen Interposern einfach alle Dies auf den Interposer zu packen.
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