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ISSCC 2010: Mehr Details zu kommenden 32-nm-CPUs von AMD und Intel

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hardwareluxx_news_newIm Februar 2010 wird die "International Solid-State Circuits Conference", kurz ISSCC, in San Francisco abgehalten, auf der auch die führenden Hersteller aus der Halbleiterbranche vertreten sein werden. Wie Xbitlabs.com berichtet, erwartet man dort die Bekanntgabe von genaueren Details zu den 32-nm-Prozessoren der nächsten Generation von AMD und Intel. Dabei beruft man sich auch auf einen Artikel der EE Times. Unter anderem soll ein Dokument von AMD auf dessen Pläne für 2011 eingehen und einen 32-nm-Core (x86-64) beschreiben, der bei einer Chipfläche von nur 9,69 mm² mehr als 35 Millionen Transistoren (exklusive L2-Cache) beherbergen soll. Dabei sollen Taktfrequenzen von mehr als 3 GHz möglich sein und der Stromverbrauch soll im Bereich von 2,5 bis 25 Watt liegen.

Folgender Auszug - aus dem angeblich offiziellen ISSCC-Dokument von AMD - wurde von Xbitlabs veröffentlicht:

"The 32nm implementation of an AMD x86-64 core occupying 9.69mm2 and containing more than 35 million transistors (excluding L2 cache), operates at frequencies >3GHz. The core incorporates numerous design and power improvements to enable an operating range of 2.5W to 25W and a zero-power gated state that make the core well-suited to a broad range of mobile and desktop products"

Um welche CPU-Architektur es sich dabei handelt, ist noch unklar. Geht man von der Chipgröße und dem geringen Strombedarf aus, könnte es sich um den CPU-Kern der kommenden APU „Llano“ handeln. Vor gut zwei Wochen hatte AMD auf dem Financial Analyst Day 2009, seine Roadmaps für die Desktop-, Notebook- und Server-Plattformen bis 2011 gezeigt und auch erste Details zu den kommenden CPU-Architekturen offenbart.

Laut der EE Times wird AMDs größter Konkurrent Intel auf der ISSCC die Westmere-Generation (Nehalem in 32 nm) näher vorstellen, zu der die bald erscheinenden Clarkdale-CPUs gehören. Dabei wolle man auf den kommenden Six-Core-Westmere eingehen, der laut eines ISSCC-Dokuments satte 1,17 Milliarden Transistoren mit sich bringen soll, die wohl zu einem großen Teil dem 12 MB fassenden L3-Cache zuzuordnen sind. Weiterhin soll ein Feature beschrieben werden, das Intels QPI-Technik verbessern soll. Außerdem wolle Intel Dokumente präsentieren, die auf drei verschiedene Techniken der On-Chip-Verbindungen für zukünftige Multicore-Chips eingehen, an denen man derzeit forsche. Darunter soll eine Technologie vorgestellt werden, die eine Bandbreite von 1,2 TB/s zwischen acht On-Chip-Xeon-Cores ermöglichen soll.

Neben Intel und AMD werden auch IBM und Sun Microsystems auf der ISSCC 2010 neue Mikrochip-Entwicklungen präsentieren. Die Konferenz findet vom 7. bis 11. Februar 2010 in San Francisco (Kalifornien) statt.

Weiterführende Links:

Welche ist die beste CPU?

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