[Sammelthread] Ryzen DDR5 RAM OC Thread

[Holzmann]

Also die Frage ist einfach schwierig zu beantworten.

Wenn du bereits ein 6000er Kit hast würde ich das 8000er gar nicht in Erwägung ziehen. Wird nicht ansatzweise so gut sein.

Das 6000er CL26 Kit konnte ich auf dem ROG 2006 nicht zu über 7600mhz überreden trotz Versuche mit Auto Timings für die Sekundären und Tertiären Timings.


Hingegen ein GSkill Neo 8000er Cl38 Expo Kit läuft out of the Box, hier zu sehen unoptimiert, SoCv wurde im Auto auf Max gesetzt im Expo Profil 1:

Übrigens die aktuelle Version von MRH Bench Tool kann jetzt auch nahezu alle IC Typen auslesen usw., probiert es doch mal aus, falls Fehler erkannt werden könnt ihr ihm reporten:

 

[bopxcu]

[ZAŁĄCZ]1214016[/ZAŁĄCZ]

Znów ustalić. WRSCL działa z 3. RDSCL nigdy nie uruchamia się z 3. Co sądzisz o tWR? Czego szukasz -> 40, ale teraz 36?

EDYCJA: W moim BIOSie można zainstalować tWR, którego prawdopodobnie nie można; w przypadku DR jest to i tak dolna granica.

ale z włączoną funkcją GDM

 

[Vince96]

Das 6000er CL26 Kit konnte ich auf dem ROG 2006 nicht zu über 7600mhz überreden trotz Versuche mit Auto Timings für die Sekundären und Tertiären Timings.

Könnte zwei Gründe haben. 1. keine odts für group b auf 60 gestellt. 2. zeigt wie gut das Board optimiert ist…

Beitrag automatisch zusammengeführt: Donnerstag um 18:22

Bei letzten Punkt bin ich zwiegespalten. Ich habe hier die 1:4:2 Regel schon gelesen aber safedisk hat im Overclokers forum für sein Setup dies auch nicht eingehalten..

hier der Post dazu: https://www.overclock.net/posts/29592538/
er hat:
TccdL 14
TccdL_WR 40
TccdL_WR2 24


Wieso RC auf 59? müsste doch dann 79 sein?!

Safedisk kann machen was er mag. Sich an die Regel zu halten bereit meist weniger Probleme und erspart die Fehlersuche

 

[RedF]

Wo es eine Regel für wrwrscl 2 geben soll musst du mir aber erklären, das muss nicht gerade sein.

 

[Vince96]

Wo es eine Regel für wrwrscl 2 geben soll musst du mir aber erklären, das muss nicht gerade sein.

Und Erfahrung 😅 Scl immer so niedrig wie möglich, das bringt nämlich massiv was

 

[RedF]

Und Erfahrung 😅 Scl immer so niedrig wie möglich, das bringt nämlich massiv was

Das auf jeden Fall, bei 8000MT/s musste ich auf 3, sonnst gabs Fehler im Y-Cruncher N63.

 

[magy77]

PHY ist Synchron, bei RCDRD bin ich aber wieder auf 36 zurück - das frisst mir zu viel Spannung!

eingestellt ist übrigens:
DRAM VDD: 1.40V
DRAM VDDQ: 1.35V
VDDIO: 1.28V

Werde das Heuteabend mal machen - den Vergleich mit den Timings von Vince und schaue was dabei rauskommt! Danke beiden für die Rückmeldung!

 

[RedF]

Anhang anzeigen 1214195
PHY ist Synchron, bei RCDRD bin ich aber wieder auf 36 zurück - das frisst mir zu viel Spannung!

Werde das Heuteabend mal machen - den Vergleich mit den Timings von Vince und schaue was dabei rauskommt! Danke beiden für die Rückmeldung!

Ich bin eh kein fan von den ultra niedrigen RRDS/L/FAW timings
ich selbst würde eher sowas machen.

Kann sogar langsamer werden, wenn es zu eng ist.

Aber du hast gefragt wo du noch schärfen kannst. : )

 

[magy77]

Ich bin eh kein fan von den ultra niedrigen RRDS/L/FAW timings
ich selbst würde eher sowas machen.

Anhang anzeigen 1214201

Kann sogar langsamer werden, wenn es zu eng ist.

Aber du hast gefragt wo du noch schärfen kannst. : )

Absolut, Vorschläge sehe ich mir gerne an und probiere Sie auch gerne aus Danke

Weshalb RDWR 15?

Glaube nicht das er mit tRP 30 bootet/stabil ist

 

[RedF]

Weshalb RDWR 15?

Ach das war noch 'ne alte Berechnung mit WRPRE, ist wohl nicht ganz richtig.

Glaube nicht das er mit tRP 30 bootet/stabil ist

Oft funktioniert RP=CL+4
Aber halt nicht immer.

 

[magy77]

Ach das war noch 'ne alte Berechnung mit WRPRE, ist wohl nicht ganz richtig.

Oft funktioniert RP=CL+4
Aber halt nicht immer.

ist zwar noch nicht zu Ende aber sieht vielversprechend aus kann man da noch weiter reduzieren bei tRAS? 34 oder 32? und tRC auch mit runter nehmen?

Gibt es für das hochsetzen von RCDWR von 8 auf 36 auch eine theorie die du mir verraten magst?

 

[RedF]

ist zwar noch nicht zu Ende aber sieht vielversprechend aus kann man da noch weiter reduzieren bei tRAS? 34 oder 32? und tRC auch mit runter nehmen?

Es gibt noch andere "Philosophien" was RP/RAS/RC angeht. Aber da habe ich mich nicht weiter mit beschäftigt.

Gibt es für das hochsetzen von RCDWR von 8 auf 36 auch eine theorie die du mir verraten magst?

Die RCDWR unter die RD zu setzen bringt in den meisten Fällen gar nichts.
Aber auch das habe ich mir nie wirklich genauer angeschaut.

Beitrag automatisch zusammengeführt: Freitag um 11:42

Ich versuche gerade herauszufinden was mein board stock als tCCD_L/_WR/WR2 setzt.

Hmm muss wohl einen full dump machen.

Setup Question    = tCCD_L Ctrl
Help String    = Auto: Follow default setting, Manual: Manually specify
Token    =4F    // Do NOT change this line
Offset    =234
Width    =01
Options    =*[00]Auto    // Move "*" to the desired Option
         [01]Manual

Setup Question    = tCCD_L
Help String    = Specifies the Minimum CAS to CAS Delay Time, same bank group. Valid values: 8 ~ 22. Stepping is 1.
Token    =50    // Do NOT change this line
Offset    =235
Width    =02
Value    =<8>

Setup Question    = tCCD_L_WR Ctrl
Help String    = Auto: Follow default setting, Manual: Manually specify
Token    =51    // Do NOT change this line
Offset    =237
Width    =01
Options    =*[00]Auto    // Move "*" to the desired Option
         [01]Manual

Setup Question    = tCCD_L_WR
Help String    = Specifies the Minimum Write to Write Command Delay Time, same bank group. Valid values: 32 ~ 88. Stepping is 4.
Token    =52    // Do NOT change this line
Offset    =238
Width    =02
Value    =<32>

Setup Question    = tCCD_L_WR2 Ctrl
Help String    = Auto: Follow default setting, Manual: Manually specify
Token    =53    // Do NOT change this line
Offset    =23A
Width    =01
Options    =*[00]Auto    // Move "*" to the desired Option
         [01]Manual

Setup Question    = tCCD_L_WR2
Help String    = Specifies the Minimum Write to Write Command Delay Time, second write not RMW, same bank group. Valid values: 16 ~ 44. Stepping is 2.
Token    =54    // Do NOT change this line
Offset    =23B
Width    =02
Value    =<16>

Beitrag automatisch zusammengeführt: Freitag um 11:47

Hier ist was von anta777 zum thema:

tRP=tCL (Hynix A-die)

tRAS>=tRCD+tRTP

 

[magy77]

Es gibt noch andere "Philosophien" was RP/RAS/RC angeht. Aber da habe ich mich nicht weiter mit beschäftigt.

Die RCDWR unter die RD zu setzen bringt in den meisten Fällen gar nichts.
Aber auch das habe ich mir nie wirklich genauer angeschaut.

Beitrag automatisch zusammengeführt: Freitag um 11:42

Ich versuche gerade herauszufinden was mein board stock als tCCD_L/_WR/WR2 setzt.

Hmm muss wohl einen full dump machen.

Setup Question    = tCCD_L Ctrl
Help String    = Auto: Follow default setting, Manual: Manually specify
Token    =4F    // Do NOT change this line
Offset    =234
Width    =01
Options    =*[00]Auto    // Move "*" to the desired Option
         [01]Manual

Setup Question    = tCCD_L
Help String    = Specifies the Minimum CAS to CAS Delay Time, same bank group. Valid values: 8 ~ 22. Stepping is 1.
Token    =50    // Do NOT change this line
Offset    =235
Width    =02
Value    =<8>

Setup Question    = tCCD_L_WR Ctrl
Help String    = Auto: Follow default setting, Manual: Manually specify
Token    =51    // Do NOT change this line
Offset    =237
Width    =01
Options    =*[00]Auto    // Move "*" to the desired Option
         [01]Manual

Setup Question    = tCCD_L_WR
Help String    = Specifies the Minimum Write to Write Command Delay Time, same bank group. Valid values: 32 ~ 88. Stepping is 4.
Token    =52    // Do NOT change this line
Offset    =238
Width    =02
Value    =<32>

Setup Question    = tCCD_L_WR2 Ctrl
Help String    = Auto: Follow default setting, Manual: Manually specify
Token    =53    // Do NOT change this line
Offset    =23A
Width    =01
Options    =*[00]Auto    // Move "*" to the desired Option
         [01]Manual

Setup Question    = tCCD_L_WR2
Help String    = Specifies the Minimum Write to Write Command Delay Time, second write not RMW, same bank group. Valid values: 16 ~ 44. Stepping is 2.
Token    =54    // Do NOT change this line
Offset    =23B
Width    =02
Value    =<16>

Beitrag automatisch zusammengeführt: Freitag um 11:47

Hier ist was von anta777 zum thema:

tRP=tCL (Hynix A-die)

tRAS>=tRCD+tRTP

tRP=tCL (Hynix A-die) ob das auch für AMD gilt

 

[RedF]

tRP=tCL (Hynix A-die) ob das auch für AMD gilt

Probier es aus : )

 

[magy77]

Probier es aus : )

Hab ich, 28 mag er schon nicht mehr
30 + 32 =62 laufen stabil, bringen aber keinen ersichtlichen mehrwert zu 30 +36 = 66

 

[nitaaamo77]

Bei letzten Punkt bin ich zwiegespalten. Ich habe hier die 1:4:2 Regel schon gelesen aber safedisk hat im Overclokers forum für sein Setup dies auch nicht eingehalten..

hier der Post dazu:
er hat:
TccdL 14
TccdL_WR 40
TccdL_WR2 24


Wieso RC auf 59? müsste doch dann 79 sein?!

xxx schau einfach in deine SPD vom RAM, die Timings gibts schon 400 Jahre!
weiter trenn dich von "Anzahl an takten" das ist das was du als Timings bezeichnen würdest. Beim RAM sind die Masse der timings nicht als eine Anzahl von Takten hinterlegt sondern als Zeit weil das ganze eben keine feste Werte sind sondern absolut immer abhängig vom Speichertakt, die einzig richtige Einheit ist daher auch ns. Damit hast du dann genau einen Wert den du dann wieder dem aktuellen Speichertakt zuordnen kannst. Jedes Wald und Wiesen DDR5 Modul hat .... copy und Paste:
Read to Read Command Delay for Same Bank Group (tCCD_L): 5.000 ns
Write to Write Command Delay for Same Bank Group (tCCD_L_WR): 20.000 ns
Write to Write Command Delay for Same Bank Group, Second Write not RMW (tCCD_L_WR2):10.000 ns

Safedisk hat DDR8800, seine 14/40/24 entsprechen also 3,19ns/9,09ns/5,45ns/ das ist wie alles einfach planlos mal halbieret worden und weil Runde 2er Zahlen geil sind eben so gewählt.


Die ganzen Tips hier von den xxx aller xxx ... vergiss den xxx! "Ach mach eben +4 und hier +2" ist xxx! Darum versagt auch die Exeltabelle die hier herum schwirrt, Bei der Masse der "timings" wird der aktuelle Takt in keinster Form berücksichtig! Wenn man nur ein einziges mal die Basiswerte in ns angegeben hätte dann könnte man mit der Auswahl des Taktes das ganze zumindest 1:1 in alle Richtungen skalieren lassen, Man könnte auch einfach sagen, mach mir alles 10% "schneller"
Wenn ich alle Timings habe bei DDR6000 in ns dann klicke ich in meiner angepassten Exelliste die hier mehrfach gelöscht wurde einfach auf DDR8000 und habe die neuen Timings, alles was das Bios hergibt. die ns belieben gleich, nur der Takt geht hoch, danach kann ich alles in % runterfahren, soweit bis eine definierte Grenze kommt. Auch da gibt von AMD oder dere JEDEC harte Limits schön dokumentiert, auch die ist die grenze X ns, oder X muss Y ns länger sein als darf aber nich großer als XX sein.

Wenn ich mir die Grütze mit dem "neuen Mixmode" anseh ... auch hier, steht schon immer so im SPD, wurde von AMD nur so nicht genutzt, da muss man nichts rätseln die 3 Werte stehen klipp und Klar im SPD, auch eben wieder in ns!
Wald und Wiesen Hynix A Standard:
tRFC 295ns
tRFC2 160ns
tRFCsb 130ns

Das wären jetzt einzig bei DDR6000 dann
885
480
390

bei DDR8000 sind es .... na wer kann rechen?

Jetzt haben ganz große OC DAUs über Jahre an Tests herausgefunden das man mit Hynix A auch einen tRFCsb von 120ns kann das sind ganze ~7,7% weniger als die ach so dummen Hersteller angegeben haben, wo liegt jetzt das Problem die beiden andren Timings wenn ich die einheit ns beibehalte um ebenfalls 7,7% zu reduzieren? Nirgends! Man macht aber eine Wissenschaft darfaus weil man hier völlig planlos ist!


Geil das ein Nutzer noch immer seinen Namen mit einem Wortfilter schützen lässt! Kindergarten bleibt Kindergarten auch wenn er sich hier als Experte brüstet

Ich versuche gerade herauszufinden was mein board stock als tCCD_L/_WR/WR2 setzt.

Hmm muss wohl einen full dump machen.

Und wieder spricht es von Sachen von denen es keine Ahnung hat und macht Wissenschaften daraus wo keine sind.

Danke auch an den Mod fürs wiederholte Zensieren der einzigen Wahrheit, die darf wohl nur nachts von 0-8uhr stehen bleiben wenn sie schlafen.

 

[VL125]

Zum Entfernen von Beiträgen, wenn der erste Beitrag, gleich Anfeindungen und Beleidigungen enthält, liegt es wohl Nahe das der Account gehen darf...
Es geht hier um ein gemeinsames miteinander um einen Konsens zu schaffen und nicht um ein, wer wirft mit den meisten Beleidigungen um sich.

 

[magy77]

Bisschen heiss da wo du tippst? mach dir ein Bier auf

 

[Dk000t]

Guten Abend zusammen, ich hoffe, ich bin hier richtig!

Kurz zur Erklärung: Dies sind die Timings, die ich für meine Crucial Pro OC 32 GB 6000 MT/s CL36 Single Rank und einseitig bestückten DIMMs ermittelt habe. Die Konfiguration im Screenshot wurde bereits mit RAM Test Pro, Karhu, TM5, VT3 und Linpack getestet.
Ich habe mich entschieden, bei 6600 MT/s (1:1) zu bleiben, da die engeren Timings bei 6000 MT/s zu einer geringeren Bandbreite und einer um 0,5 ns höheren Latenz führten. Daher ist es sinnvoller, die aktuelle Konfiguration beizubehalten.

Spannungen:
VSOC: 1,23 V, VDDP: 1,015 V, VDDG: 0,95 V, VDD: 1,2 V, VDDQ: 1,14 V, VDDIO: 1,14 V

VSOC < VDDIO + 100 mV
VDDIO > VDDP + 100 mV

Frage:
Um die Timings einzustellen, habe ich den „DDR5 Timing Calculator for AMD“ von RedF & Wolf87 (unter Anleitung von Veii) verwendet. Ich weiß nicht, ob er noch zuverlässig ist oder veraltet. Können Sie mir sagen, ob meine Timings in Ordnung sind oder ob etwas nicht stimmt?

Wichtige Details: Der minimale stabile tRAS-Wert beträgt 60, ich habe ihn jedoch auf 63 gesetzt (aus der inversen Formel mit tRC = 100).

Der minimale stabile tRC-Wert beträgt 100. Ich habe tRFC2 und tRFCsb als Vielfache von 32 eingestellt. Der minimale stabile tRDRDSCL-Wert beträgt 5, ich habe ihn aber auf 7 gesetzt. Der minimale stabile tWRWRSCL-Wert beträgt 18, ich habe ihn aber auf 49 gesetzt.

Sie fragen sich vielleicht, warum ich nicht die Minimalwerte verwende … nun, genau da setzt die zweite Frage an!
Das eigentliche Problem – CCD_L: In meinem Profil habe ich tCCD_L = 14, tCCD_L_WR = 56 und tCCD_L_WR2 = 28. Ich könnte sie niedriger einstellen, aber laut JEDEC-Spezifikation muss ich ein Verhältnis von 2x zu 4x zu tCCD_L einhalten (korrigieren Sie mich bitte, falls ich falsch liege).

Wenn ich nur diese drei Werte manuell einstelle und alles andere auf „Auto“ lasse, erhalte ich:

SCL: 7 – 49

Wenn ich aber alles auf „Auto“ lasse (einschließlich CCD_L, CCD_L_WR und CCD_L_WR2):

SCL: 10 – 27

Als ob das BIOS standardmäßig tCCD_L = 17 und tCCD_L_WR = 34 verwendet.

Das Problem mit der Anleitung:
Mir ist ein Widerspruch aufgefallen: Die Anleitung besagt, dass tCCD_L_WR = tCCD_L × 2 ist, die JEDEC-Spezifikationen geben jedoch tCCD_L_WR = tCCD_L × 4 an. Tatsächlich ergeben die SCL-Werte keine Übereinstimmung, wenn ich das Verhältnis 2 verwende. Erst wenn ich tCCD_L_WR = 56 einstelle, erhalte ich die korrekten Werte (7 – 49).

Zusätzlich sollten tWTR_L und tRRD_L ebenfalls von diesen Timings beeinflusst werden, aber ich bin mir ehrlich gesagt nicht sicher, wie.

Kurz gesagt: Können Sie mir helfen zu verstehen, ob meine Konfiguration korrekt ist und diese Timing-Zusammenhänge etwas genauer erläutern? Danke!

 

[Benjamin1990]

Könnte zwei Gründe haben. 1. keine odts für group b auf 60 gestellt.

Gilt das auch für 24GB Sticks?

 

[LuxSkywalker]

Die Widerstände müssen schon passen, sonst passt die Signalintegrität nicht mehr und es gibt dann alle möglichen Probleme ^^

 

[RedF]

Das lässt sich schonmal booten:

Wobei 32 WR und 16 WR2 das Minimum darstellen.
tCCDL 14 13 wollte nicht.

 

[Vince96]

Gilt das auch für 24GB Sticks?

Nein nur bei 16GB, bei 24GB wird es bei Asus richtig eingestellt.

 

[magy77]

Das lässt sich schonmal booten:
Anhang anzeigen 1214631
Wobei 32 WR und 16 WR2 das Minimum darstellen.
tCCDL 14 13 wollte nicht.

10 32 16 ging bei mir

 

[RedF]

10 32 16 ging bei mir

Bei 6200:

 

[KaerMorhen]

Interessant, MSI Pro A620 M-E 2 Ramslots und der 4800 MHz cl32 geht direkt auf 6000 MHz CL32 ohne nachfragen als Stock.
Umgebaut auf das finale Asus ROG Stirx X670E-A, Ram startet ganz wild, Aidarun wild hohe Werte, Bios geschaut kein EXPO oder XMP, später dann festgestellt MSI hat eigene Profile namens AXMP.

Aber auch aufm Asus Board, Ram SK Hynix.

Morgen wenn es Kühler wird mals chauen, was ich da wurschteln kann.

Hätte nie gedacht, dass der RAM aufm simplen A620 Brett so performant läuft.
Okay weniger Kram zu laden fürs Board aber dennoch.

 

[magy77]

Bei 6200:
Anhang anzeigen 1214638

Bei dir auch?