Intel AVX10.2: Ab Nova Lake auch wieder in P- und E-Kernen

[HWL News Bot]

Einst waren die AVX-Instruktionen auch bei den Endnutzer-Prozessoren eine wichtige Funktion. Allerdings strich Intel die Unterstützung dieser ISA (Instruction Set Architecture) bei den Core-Prozessoren, da einerseits eine Unterteilung in Kern-Architekturen für Core- und Xeon-Prozessoren vorgenommen wurde und andererseits mit der Einführung der Efficiency-Kerne auch eine ISA-Kompatibilität zwischen den P- und E-Kernen hergestellt werden sollte. Da die E-Kerne kein AVX-512 unterstützten, wurde dies kurzerhand bei den P-Kernen deaktiviert.
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[Erklärbär]

Wirklich gestrichen wurde AVX-512 (bald dann halt AVX10.2) aber erst bei/ab Gen.13 RaptorLake.
Bei AlderLake only P-Core Prozis war das noch, je nach UEFI Version bzw. bei Asus via Mod., durchaus aktivierbar (zb. 12100/12400).

 

[Onkel Föhn]

Einst waren die AVX-Instruktionen auch bei den Endnutzer-Prozessoren eine wichtige Funktion. Allerdings strich Intel die Unterstützung dieser ISA (Instruction Set Architecture) bei den Core-Prozessoren, da einerseits eine Unterteilung in Kern-Architekturen für Core- und Xeon-Prozessoren vorgenommen wurde und andererseits mit der Einführung der Efficiency-Kerne auch eine ISA-Kompatibilität zwischen den P- und E-Kernen hergestellt werden sollte. Da die E-Kerne kein AVX-512 unterstützten, wurde dies kurzerhand bei den P-Kernen deaktiviert.
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@Andreas Schilling

News - Intel AVX10.2: Intel Core alias Nova Lake bekommt neue Zusatzinstruktionen

@Volker Deine Tabelle im Artikel ist seit einigen Monaten nicht mehr aktuell, da Intel im März die Unterstützung für optionale Gleitkomma-Integer bei AVX10.1 hat fallen lassen (512 FP/int). So sah es bisher aus … Und so mit der Revision v3.0 seit jetzt März 2025; Intel hat ihr Technical...

www.computerbase.de

 

[Don]

Danke @Onkel Föhn! Dann muss ich den Screenshot mal aktualisieren.

 

[RealMax123]

Ich finde es schade das Intel AVX-512 aus den P-Cores deaktiviert oder entfernt hat.

Jetzt mit Nova Lake es doch wieder zu unterstützen hätte man sich auch sparen können. Denn Nova Lake kommt ja wohl erst 2027, und dann wird es noch ziemlich lange Dauern bis Nova Lake ein nennenswerte Verbreitung hat, vorallem wegen dem neuen Sockel 1954.

Und irgendwann bis es 2030 oder 2031 und die meisten Alder Lake, Raptor Lake, Arrow Lake, Meteor Lake und Lunar Lake ausgemustert sind wird es wohl Zeit für AVX-1024 oder AVX 11 dann.

 

[Holt]

Nova Lake kommt ja wohl erst 2027

Es dürfte eher so Oktober oder November 2026 werden, wenn man nach den Release Dates der letzten Generationen geht.

dann wird es noch ziemlich lange Dauern bis Nova Lake ein nennenswerte Verbreitung hat, vorallem wegen dem neuen Sockel 1954.

Nicht jeder hat eine Allergie dagegen sein Mainboard zu wechseln.

Und irgendwann bis es 2030 oder 2031 und die meisten Alder Lake, Raptor Lake, Arrow Lake, Meteor Lake und Lunar Lake ausgemustert sind wird es wohl Zeit für AVX-1024 oder AVX 11 dann.

Mag sein, aber es gibt ja schon Software die AVX-512 nutzt, wobei dies nur dann wirklich eine deutliche Performancesteigerung zu bieten scheint, wenn man ordentlich von Hand optimiert und die kann dann eben den Codepfad mit AVX-512 nutzen, wenn die CPU es unterstützt. Man muss also nicht warten bis es genau Nova Lake CPUs in der freien Wildbahn gibt, damit es auch genutzt wird.

 

[Rollo3647]

"Schon immer war deren Ausführung aber kompromissbehaftet, denn die extremen breiten Befehlssätze füllen die Rechen-Pipeline der CPU-Kerne fast vollständig aus. Die Auslastung ist deutlich höher als bei den "einfachen" Integer- oder Fließkommaberechnungen. Bei den Xeon-Prozessoren führt dies dazu, dass der Takt deutlich reduziert wird, sobald AVX-512-Instruktionen verwendet werden. Teilweise geht es in den Bereich von 3 GHz und weniger."

Soweit ich weiß ist die Taktreduzierung notwendig weil die AVX512 Recheneinheiten bei betrieb eine höhere Core-Spannung benötigen.
Für die Spannungsanhebung sorgt ein Schalter an den FIVR, an den (eingangs) SVID kann man es nicht ablesen.

 

[Nemetron]

Nova Lake wird schon richtig spannend. Es soll drei Compute-Konfigurationen geben. Hier die drei:

1. Die alte 8P + 16E Konfiguration, dann mit neuen P- und E-Kernen die mehr Leistung bringen. Die zweite Compute-Kachel wäre hier leer.
2. Die alte 8P + 16E plus erweitertem Cache, vor allem L3-Cache, wie bei X3D. Da der zusätzliche Cache als SRAM ebenfalls mehr Chipfläche verbraucht werden Teile von der zweiten Compute-Kachel verbraucht
3. Zwei volle 8P + 16E Compute-Kacheln in der Konfiguration. Man fragt sich wer die braucht und ob es ebenfalls zu Zwischen-Kachel-Latenzen wie bei der AMD Zwischen-CCD-Latenzen und der ungeliebten AMD-Infinity-Brücke kommt. Weil hier beide Kacheln ganz verbraucht werden kann hier der erweiterte Cache nicht zum Einsatz kommen, es fehlt einfach an Platz.

Alle Stücke kommen dann mit einer wahrscheinlich deutlich leistungsfähigeren iGPU und Celestial-Architektur. Aufbohren kann Intel noch die Plattform-Controller-Kachel, die SoC-Kachel und die NPU. Man darf gespannt sein, es dauert leider noch etwas mehr als ein Jahr.

 

[Holt]

Soweit ich weiß ist die Taktreduzierung notwendig weil die AVX512 Recheneinheiten bei betrieb eine höhere Core-Spannung benötigen.

Von einer Spannungserhöhung haben ich in dem Zusammenhang nie gehört, aber weil die Register und Rechenwerke eben 512 Bit breit sind, erhöht sich die Leistungsaufnahme und damit diese das Power Limit nicht übersteigt, muss eben der Takt sinken. Man kann dies auch vermeiden, wenn man die CPUs mit offenen Power Limits und natürlich dann entsprechender Kühlung betreibt, aber bei den Xeons ist dies eher keine Option.

3. Zwei volle 8P + 18E Comute-Kacheln in der Konfiguration.

Also ich haben bisher nur von 8P und 16 Kernen gehört, wovon dann zwei verbaut sein können und dazu soll es 4 LPE Kerne in einem anderen Tile geben. Die e-Kerne werden ja auch bisher alle im in Gruppen zu 4 verbaut und freigeschaltet, weshalb 18 e-Kerne unwahrscheinlich erscheinen. Die LPE Kerne dürfte es auch bei den anderen Modellen geben, wenn sie es wirklich in die Desktop CPUs schaffen.

Zwischen-Kachel-Latenzen wie bei der AMD Zwischen-CCD-Latenzen und der ungeliebten AMD-Infinity-Brücke kommt.

Wie hoch die Latenz zwischen den CPU Tiles sein wird, muss man abwarten. Man sollte aber nicht vergessen, dass diese bei AMD recht weit voneinander entfernt sind und über das I/O Die kommunizieren müssen und dabei die IF verwenden, über die auch alle I/O (also auch RAM) Zugriffe gehen. Intel wird EMIB nutzen, also Halbleiter Interposer die viel, viel mehr Verbindungen erlauben als die BGA Technik die AMD bei den RYZEN und EPYC CPUs bisher nutzt. Von daher sollte das Potential für weit geringere Latenzen vorhanden sein, auch wenn die Latenzen zwischen den Kernen der beiden Tiles wohl höher als die zwischen den Kernen eine Tiles ausfallen dürfte.

Man darf gespannt sein, es dauert leider noch etwas mehr als ein Jahr.

Ja und von 24 auf 52 Kerne wäre der größte Sprung den man überhaupt je für die Mainstream Plattform gesehen hat.

 

[Nemetron]

Also ich haben bisher nur von 8P und 16 Kernen gehört, wovon dann zwei verbaut sein können und dazu soll es 4 LPE Kerne in einem anderen Tile geben. Die e-Kerne werden ja auch bisher alle im in Gruppen zu 4 verbaut und freigeschaltet, weshalb 18 e-Kerne unwahrscheinlich erscheinen. Die LPE Kerne dürfte es auch bei den anderen Modellen geben, wenn sie es wirklich in die Desktop CPUs schaffen.

Genau, die kamen immer im Viererpaket. Aber wie kommst du auf 18? 12, 16, 20 wäre möglich. Halte 4*4 für sehr wahrscheinlich für den Vollausbau, der U7 wird ja 12/16 haben mit einem Paket teildeaktiviert. Es kommen dann eventuell zwei solcher Compute-Kacheln wie beschrieben, dann sind es 16 P-Kerne und 32 E-Kerne, also 48. HT soll auch wieder kommen aber ob es das schon ins Nova Lake schafft, weiß ich nicht.

Wie hoch die Latenz zwischen den CPU Tiles sein wird, muss man abwarten. Man sollte aber nicht vergessen, dass diese bei AMD recht weit voneinander entfernt sind und über das I/O Die kommunizieren müssen und dabei die IF verwenden, über die auch alle I/O (also auch RAM) Zugriffe gehen. Intel wird EMIB nutzen, also Halbleiter Interposer die viel, viel mehr Verbindungen erlauben als die BGA Technik die AMD bei den RYZEN und EPYC CPUs bisher nutzt. Von daher sollte das Potential für weit geringere Latenzen vorhanden sein, auch wenn die Latenzen zwischen den Kernen der beiden Tiles wohl höher als die zwischen den Kernen eine Tiles ausfallen dürfte.

Ja und von 24 auf 52 Kerne wäre der größte Sprung den man überhaupt je für die Mainstream Plattform gesehen hat.

Ja hoffen wir auf kurze Latenzen und ein gutes Gesamtpaket, die IF von AMD ist wie gesagt ein richtiger Fail. Es wären dann 48 Kerne, was aber trotzdem richtig beeindruckend wäre. Plus die bessere iGPU, AVX512+ auf allen Kernen, mehr L3-Cache, aber nicht auf der großen 48er CPU, eine bessere NPU. Also eigentlich sehr gut. Nur wenn es gut läuft wirds wieder ~900 EUR kosten, wie jetzt der 9950X3D.

 

[underclocker2k4]

Aber wie kommst du auf 18?

nicht er kommt auf 18, sondern du:

3. Zwei volle 8P + 18E Comute-Kacheln in der Konfiguration.

 

[Nemetron]

nicht er kommt auf 18, sondern du:

Ja da habe ich mich nur verschrieben. Die vier LP-Kerne sollten in der SoC-Kachel kommen, aber bin mir nicht sicher ob die wirklich im Desktop kommen.