Prima, nun ist es amtlich, dass „nur“ mehr Cache kaum was bringt.
Das kann man so pauschal nicht sagen, da es aufgrund des Aufbaues der CPU mit zwei CPU Chiplets ja nicht einfach "nur" mehr Cache ist sondern eben mehr Cache bei dem zweiten CPU Chiplet.
schlage 40 (2x16+8) freie Lanes für PCIe-Karten zusätzlich zu einem x8 Interconnect zum Chipsatz vor.
Dazu gibt es die HEDT Plattformen, so viele PCIe Lanes direkt von der CPU wird es im Mainstream so bald nicht geben und zweimal 16 Lanes um zwei Grakas voll anbinden zu können, war mal zu Zeiten von SLI gefragt, ist heute aber eben allenfalls für Workstations und Server relevant. Die PCIe Lanes sind heute vor allem für mehr M.2 Slots relevant.
Mein Gefühl sagt mir, dass es erst mit ZEN 7 und neuen Sockel (AM 6) möglich sein wird.
Ob Zen 7 dann für AM6 kommt, wird man sehen, dies dürfte vor allem davon abhängen, wann DDR6 RAM kommt. Aber Zen 6 soll auf AM5 kommen und damit wird sich an den PCIe Lanes nichts ändern können, allenfalls von den Chipsätzen, sollte es da mal wirklich neue geben.
Wenn ZEN 6 mit evtl. neuen Chipsätzen einen Mehrwert bieten, für mich durchaus denkbar ein neues Board mit CPU und höher getakteten Speichermodule zuzulegen.
Wobei ich aber bisher keinerlei Gerüchte über neue Chipsätze für AM5 gelesen habe. Hat jemand etwas darüber gefunden? Durch die Speicherkrise und die daher auch sehr hohen SSD Preise, dürfte der Bedarf an mehr PCIe Lanes vom Chipsatz auch eher gering sein und damit die Motivation für AMD neue Chipsätze zu bringen, auch wenn dies wirklich mal angebracht wäre.
Wer weiß, was mit ZEN 6 und 3D-Cache kommen wird. Ich könnte mir gut vorstellen, dass der 3D (L3) Cache unter oder über den I/O Chip als eine Einheit wandern könnte, der Bus zu den CPU-Chiplets aber deutlich breiter ausgelegt wird, um die Latenzen entgegenzuwirken.
Das glaube ich kaum, da dies die Latenz des Caches massiv erhöhen würden und dann wäre es nicht mehr ein größerer L3 Cache, sondern eher der normale L3 Cache plus einem L4 Cache auf dem I/O Die. Außerdem müsste AMD dann Halbleiterinterposer verwenden, es gibt Gerüchte in diese Richtung, um die Anbindung der CPU Chiplets zum I/O Die breiter zu machen, da die bisherige Technik, wo die Dies wie BGA Chips auf die Trägerplatine gelötet sind, einfach nicht mehr Verbindungen pro mm² zulässt. Aber auch mit dem Wechsel auf Halbleiterinterposer, so wie Intel seine CPUs mit Tiles zusammenfügt, wäre es keine gut Idee den zusätzlichen Cache woanders als auf (oder unter) dem CPU Chiplet unterzubringen. Alternativ könnte AMD den Ansatz gehen den Intel offenbar bei Nova Lake verfolgt und das Die größer machen um so mehr L3 Cache unterzubingen, aber AMD ist bzgl. der Anzahl unterschiedlicher CPU Chiplets schon seit Zen so sparsam, dass sie für die EYPC, RYZEN und TR die gleichen CPU Chiplets verwenden und nur für die APU eigene, monolithische Dies nutzen.