Venice
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Zen 6 mit 3D V-Cache: AMD soll Cache in zwei Schichten stapeln
Bereits mit dem ersten Auftauchen der X3D-Technologie, die AMD dann später als 3D V-Cache vermarktet hat und inzwischen zu einem wichtigen Merkmal in AMDs Prozessor-Portfolio geworden ist, deutete sich an, dass AMD die Größe des Caches über ein Stapeln mehrerer Schichten skalieren kann. In der nächsten Generation der Ryzen- und EPYC-Prozessoren soll es nun soweit sein. Dies berichtet Moore's Law is Dead, dessen Meldungen... [mehr] -
AMD EPYC Venice: AMD und TSMC zeigen in N2 gefertigten CCD mit Zen-6-Kernen
Aktuell bereist AMD-CEO Lisa Su Taiwan, um unter anderem TSMC, einen der zentralen Fertigungspartner, zu treffen. Im Rahmen eines gemeinsamen Events wurde bestätigt, dass die CCDs der kommenden EPYC-Generation "Venice" (Zen 6) im 2-nm-Prozess (N2) mit GAA-Nanosheet-Transistoren gefertigt werden. Laut AMD und TSMC zählen die Zen-6-basierten CCDs zu den ersten HPC-Dies, die im N2-Node in die Serienproduktion überführt werden. Die N2-Fertigung... [mehr]
