Werbung
AMD nutzte die CES nicht nur zur Vorstellung des Ryzen 7 9850X3D, oder der neuen Ryzen-AI- und Ryzen-AI-MaxProzessoren, sondern auch, um seine Strategie für das Datacenter-Geschäft noch einmal aufzuzeigen. Hier steht mit den Epyc-Prozessoren auf Basis der Zen-6-Architektur (Venice) und der Instinct-MI400-Serie in diesem Jahr ein größerer Sprung an. Dieser soll AMD in die Lage versetzen, auf Augenhöhe mit NVIDIA zu operieren.
Dabei wird nun zunehmend offensichtlich, wie AMD aus technischer Sicht verfahren will, um die diversen Marktsegmente abzudecken. Für die AI-Hyperscaler sieht man eine Kombination aus Epyc-Prozessoren und Instinct MI455X vor. Diese Beschleuniger verwenden zwei Compute-Chiplets und zwölf HBM4-Speicherstacks für eine Kapazität von 432 GB bei einer Speicherbandbreite von 19,6 TB/s. Die Compute-Chiplets sollen bei TSMC in 2 nm gefertigt werden, was sie zu den ersten ihrer Art macht, die in dieser Fertigung hergestellt werden.
Zusammen mit den Epyc-Prozessoren werden die Instinct-MI455X-Beschleuniger in den Helios getauften KI-Racks zum Einsatz kommen. Diese sind etwas breiter als Standard-Racks, allerdings hat man sich auch hier offenbar schon auf einen gewissen Formfaktor geeinigt.
Weiterhin wird es Instinct-MI440X-Beschleuniger geben, die genau wie die größeren Modelle auf Berechnungen in niedrigen Genauigkeiten von FP4, FP8 und BF16 ausgelegt sind. Mit den Instinct-MI440X-Beschleunigern zielt AMD auf den Markt der Standard-Server ab. Im HPC-Segment sieht AMD die Instinct-MI430X-Beschleuniger vor, die im Zusammenhang mit zahlreichen neuen Supercomputern bereits angekündigt wurden.
Ein paar Details zur nächsten Generation und den Epyc-Prozessoren auf Basis der Zen-6-Architektur gab es auch noch.
So strebt AMD mit der Instinct-MI500-Serie die Nutzung der CDNA-6-Architektur im Zusammenspiel mit der Fertigung in einem verbesserten 2-nm-Prozess an. CDNA 5 in 2 nm war also nur der erste Schritt, bereits 2027 soll der nächste folgen. Zudem setzt AMD für die Instinct-MI500-Beschleuniger auf HBM4E. Im Vergleich zur Instinct-MI300-Serie soll die Rechenleistung innerhalb von nur vier Jahren um den Faktor 1.000 steigen.
Außerdem wurde auf der Bühne das Package eines Instinct-MI455X-Beschleunigers mit den zwei Compute-Chiplets sowie insgesamt zwölf HBM4-Chips gezeigt.
TSMC InFO-Verfahren für die Anbindung
Noch interessanter aber war der Blick auf Venice, denn hier zeichnet sich die Fortsetzung des Weges ab, der mit Strix Halo eingeschlagen wurde. Die kommenden Epyc-Prozessoren werden zwei IODs und im Falle der großen Epyc-Prozessoren acht CCDs einsetzen. Anders als bisher aber sitzen die Chips deutlich enger zusammen.
Dies liegt an der engeren Anbindung der Chips und dazu kommt TSMCs InFO-Verfahren zum Einsatz. Erstmals getestet hat AMD dies mit Strix Halo. Aber nicht nur die Epyc-Prozessoren setzen zukünftig darauf, sondern es ist davon auszugehen, dass auch die nächste Ryzen-Generation diese Technik nutzen wird. Eine höhere Interconnect-Bandbreite und geringere Latenzen dürften sich positiv auf die Leistung des Gesamtpakets auswirken.
