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AMD EPYC: Alte Roadmap spricht von SMT4 für Genoa

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amd-epyc-milan-genoaEine ältere Roadmap von AMD, welche von Ende 2018 stammen soll, verweist auf die übernächsten EPYC-Prozessoren namens Genoa. Bemerkenswert wären die Details (sollten sie dann so zumindest Ende 2018 geplant gewesen sein) vor allem im Hinblick auf die Unterstützung von SMT4. Bereits im September des vergangenen Jahres gab es Gerüchte dazu, die womöglich auf die gleiche Quelle verweisen. Twitterer @momomo_us ist auf die Roadmap gestoßen.

Zum Zeitpunkt der Roadmap hat sich die Zen-3-Architektur vermutlich, genau wie die Genoa-Prozessoren, noch in der Definition-Phase befunden. Es kann von damals bis heute also noch zu Änderungen gekommen sein.

Genoa soll bis zu 64 Kerne bieten. Bei SMT4 könnte ein voll ausgebauter EPYC-Prozessor 256 Threads verarbeiten. Bei der Architektur soll es sich weiterhin um die Zen-3-Architektur handeln, die allerdings auch schon für Milan (und die ersten Ryzen-Prozessoren in diesem Jahr) erwartet wird. Hier ist noch von SMT2 die Rede. Zudem wird mit SP5 ein neuer Sockel erwähnt. Hinzu kommt offenbar die Unterstützung von DDR5, PCI-Express 5.0 und Gen-Z-Interconnect.

Etwas bemerkenswert ist, dass weiterhin von der Zen-3-Architektur die Rede ist, die auch schon für Milan zum Einsatz kommen soll. Auffällig ist zudem, dass von der Fertigung in 7 nm die Rede ist. Inzwischen hat AMD bereits bestätigt, dass zumindest die Zen-4-Architektur in 5 nm gefertigt werden soll. Zudem zeigen aktuellere Roadmaps, dass die Genoa-Prozessoren die besagte Zen-4-Architektur verwenden werden.

Die Verwendung von DDR5 und PCI-Express 5.0 sind für Genoa mehr als wahrscheinlich. Ob dies auch für den Einsatz von SMT4 gilt, ist die große Unbekannte. Genoa-Prozessoren auf Basis der Zen-4-Architektur mit SMT4 wären also durchaus denkbar.

Noch einmal: Der Ausschnitt der Roadmap lässt sich aktuell nicht bestätigen. Das Alter der Roadmap lässt zwischenzeitlich einige Änderungen zu.

Hintergrund zu Simultaneous Multithreading

Sowohl Intel als auch AMD können in ihren aktuellen Architekturen zwei Threads pro Kern verarbeiten. IBMs Power9-Architekturen ermöglichen sogar ein vierfaches oder achtfaches Simultaneous Multithreading (SMT). Intels Umsetzung hört auf den Namen Hyper Threading (HT)

In den Grundzügen wurde SMT bereits in den 1990er Jahren entwickelt. Ab 2000 verwendet Intel eine ähnliche Umsetzung in den Pentium-4-Prozessoren. Verwendet wird SMT, um die redundant vorhandenen Ressourcen eines Prozessorkerns auszulasten, damit die Leistung gesteigert werden kann. Ist das Front-End eines Prozessors nicht vollständig ausgelastet bzw. die Branch Prediction hat eine zu hohe miss rate, dann kann ein SMT/HT helfen die Prozessor-Pipeline dennoch besser auszulasten. Um daraus eine höhere Leistung zu entwicklen, müssen aber auch mehrere parallel zu verarbeitende Aufgaben durchgeführt werden. Entsprechend sind die Anforderungen an die Instruction Queue und das Order und Reordering auszulegen.

Alle weiterhin bisher zu Milan bekannten Informationen hatte AMD selbst vor einiger Zeit veröffentlicht. So gibt es offenbar eine Änderung im Aufbau des Core Compute Die (CCD) und damit auch des Core Compute Complex (CCX) geben. Der aktuell verwendete Valhalla-Die besteht als CCD aus jeweils zwei CCX-Clustern, in denen auch der L3-Cache in zweimal 16 MB aufgeteilt ist. Dies war auch schon bei den Zeppelin-Dies der Fall. Mit Zen 3 soll es sich um zusammenhängende 32 MB oder mehr handeln.