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Multi-Chip-Ansatz: TSMC stapelt mehrere Wafer übereinander

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tsmcZukünftige CPUs und GPUs werden wohl den Weg eines Multi-Chip-Ansatzes gehen. Ganz ähnlich wie AMD dies bei den Ryzen-Prozessoren bereits heute tut, werden solche Designs auf vielen kleineren Modulen aufgebaut sein, die entsprechend des Einsatzzweckes des jeweiligen Produktes skaliert werden können. Dementsprechend arbeiten auch viele CPU- und GPU-Hersteller an einer technischen Umsetzung dieses Ansatzes.

AMD verwendet für seine GPUs mit HBM einen Interposer, der jedoch recht kompliziert zu fertigen und dementsprechend recht teuer ist. Intel setzt auf eine Technologie namens Embedded Multi-die Interconnect Bridge oder kurz (EMIB) und anstatt Through-Silicon Vias (TSVs) können auch induktive Verfahren wie ThruChip Interface (TCI) zum Einsatz kommen.

Beim Auftragsfertiger TSMC arbeitet man derzeit verstärkt in Richtung einer Fertigung in 7 nm, denkt aber natürlich auch schon über die nächsten Schritte nach. Für zukünftige Produkte, die aus mehreren Chips bestehen, will TSMC eine weitere Technologie anbieten und arbeitet in diesem Bereich mit dem Unternehmen Cadence zusammen. Diese hört auf den Namen Wafer-on-Wafer oder kurz WoW. Nach Chip-on-Wafer-on-Substrate (CoWoS) und Integrated-Fan-Out (InFO) handelt es sich bei WoW um die dritte Iteration einer 3D-Technologie.

Für Wafer-on-Wafer kommen zwei Wafer zum Einsatz, von denen eine kopfüber über die zweite geführt wird. Die Pads, also Kontakte der Wafer, müssen überdeckend gefertigt werden, damit ein der Kontakt auch hergestellt werden kann. Wie TSMC die beiden Bonding Layer (BEOL und FEOL) zusammenführt ist das Geheimnis des zugrundeliegenden Prinzips. Muss der obere der beiden Chips IO-Signale ausgeben können, werden diese durch TSVs aus dem Package herausgeführt.

Das WoW-Verfahren hat aber auch einige Hürden, die vor allem eine möglichst hohe Ausbeute guter Chips voraussetzt. Die zusammengelegten Wafer werden erst nach diesem Vorgang geschnitten. Auf einem Belichteten Wafer können noch keine Tests der Chips stattfinden. Es könnte also passieren, dass ein funktionierender und ein nicht funktionierender Chip zusammenkommen. Das Gesamtkonstrukt ist dann aber noch immer nicht mehr funktionstüchtig. Eine hohe Ausbeute der Wafer ist für das WoW-Verfahren also eine Grundvoraussetzung.

Laut TSMC lassen sich WoW und andere Verfahren auch kombinieren. So kann ein WoW-Package mit einem weiteren mittels Interposer zusammengebracht werden. Außerdem ermöglicht das WoW-Verfahren auch mehr als zwei Wafer übereinander – sofern alle bis auf den untersten auch TSVs anbieten.

TSMC plant den Einsatz von Wafer-on-Wafer für Chips, die in 7 oder 5 nm gefertigt werden sollen. Konkrete Ankündigungen gibt es noch nicht. Das Verfahren eignet sich besonders für große Chips und wird daher für HPC-Prozessoren zum Einsatz kommen. Cadence fertigt IC-Design-Werkzeuge und stellt entsprechende Techniken zur Verfügung. In der Pressemitteilung werden diese wie folgt beschrieben:

  • Innovus Implementation System: Supports single database top-die including front/back-side routing and backside-through-silicon-via (BTSV) support, creating connections between multiple dice
  • Quantus Extraction Solution: Supports back-side routing layers, sub-circuit replacement for BTSV and die-to-die interface coupling capacitance extraction, enabling electrical analysis between the dice
  • Voltus IC Power Integrity Solution: Provides die-level power map generation, enabling concurrent power analysis of multiple dice
  • Tempus Timing Signoff Solution: Provides multi-die static timing analysis (STA) support, enabling a checking of timing paths that cross multiple dice
  • Physical Verification System (PVS): Offers design rule checking (DRC) and layout vs. schematic (LVS) for die with BTSV, interface alignment and connectivity checks, ensuring that the two dice connect properly
  • Virtuoso Platform: Includes features for bump placement and alignment on top of the existing PDK via the Virtuoso Incremental Technology Database (ITDB), creating connections between multiple dice
  • OrbitIO interconnect designer: Provides interface connectivity, device flattening, port connectivity and configurable module definitions to manage top-level connectivity, enabling unified planning of die interconnect and alignment
  • Sigrity PowerSI 3D-EM Extraction Option: Offers electrical modeling of the combined die and interposer, validating that the power and ground distribution is sufficient for multiple dice
  • Sigrity PowerDC technology: Thermal analysis solution with interposer and die analysis capabilities that allow co-simulation with Voltus IC Power Integrity Solution, enabling inclusion of temperature into concurrent electromigration analysis of multiple dice
  • Sigrity XcitePI Extraction: Provides accurate interposer-level interconnect model extraction, enabling validation of high-speed signal propagation in the time and frequency domains
  • Sigrity SystemSI technology: Automatic construction of complete model-based interconnect topologies used to drive simultaneous switching noise (SSN/SSO) analysis for concise eye-diagram validation

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Kommentare (9)

#1
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Registriert seit: 13.02.2018

Fregattenkapitän
Beiträge: 2800
Das wird wohl noch spannend, gerade auch bei GPUs. Die Fertigung von Einzelmodulen dürfte günstiger sein als Riesenchips. Stattdessen könnte man wie bei Ryzen nur noch Einzelmodule herstellen die dann skalierbar sind und sich auf die Verbesserung der Zwischemodullatenz fokussieren.
#2
Registriert seit: 01.08.2017
ganz im Westen
Oberleutnant zur See
Beiträge: 1342
So einfach wie du dir das Vorstellst, ist die Sache aber nicht.
Lies dir das mal durch.
Next-Gen GPU: Warum ein Multi-Chip-Ansatz für Navi alles andere als trivial ist - Hardwareluxx

AMDs infinity Fabric schafft grade mal 160Gb/sekunde. Für CPUs reicht das aus, GPUs haben mittlerweile eine Speicherbandbreite von 500 bis 1000Gb/sekunde...... solch ein Interconnect gibt es leider noch nicht....
#3
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Registriert seit: 06.02.2014
Im sonnigen Süden
Admiral
Beiträge: 12603
Interessant dass Silizium doch noch nicht am Ende ist!
#4
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Registriert seit: 29.01.2010
CH
Fregattenkapitän
Beiträge: 3053
Zitat Mo3Jo3;26293995
So einfach wie du dir das Vorstellst, ist die Sache aber nicht.
Lies dir das mal durch.
Next-Gen GPU: Warum ein Multi-Chip-Ansatz für Navi alles andere als trivial ist - Hardwareluxx

AMDs infinity Fabric schafft grade mal 160Gb/sekunde. Für CPUs reicht das aus, GPUs haben mittlerweile eine Speicherbandbreite von 500 bis 1000Gb/sekunde...... solch ein Interconnect gibt es leider noch nicht....


Dabei geht es aber imo immer um Interconnects über ein PCB. Bei HBM oder Intels EMIB werden die einzelnen Chips nicht über ein PCB verbunden sondern über Silizium. Dazu müssen die Chips halt sehr nahe beinander liegen, dafür ist die Latenz und der Durchsatz deutlich besser. HBM erreicht hier was? 250GB/s oder sowas pro Chip.
#5
Registriert seit: 11.08.2017

Banned
Beiträge: 503
und was ist mit der wärme, ein heizender chip auf einem heizenden chip?
#6
Registriert seit: 01.08.2017
ganz im Westen
Oberleutnant zur See
Beiträge: 1342
Zitat Nimrais;26294929
Dabei geht es aber imo immer um Interconnects über ein PCB. Bei HBM oder Intels EMIB werden die einzelnen Chips nicht über ein PCB verbunden sondern über Silizium. Dazu müssen die Chips halt sehr nahe beinander liegen, dafür ist die Latenz und der Durchsatz deutlich besser. HBM erreicht hier was? 250GB/s oder sowas pro Chip.

Das wäre auch die einzige Möglichkeit, ein Interposer oder EMIB. So wie es bei der R9 295X2 ist (oder Ryzen CPUs), kann ich mir niemals eine effektive GPU MultiChip Lösung vorstellen. Durch den großen Abstand geht viel zu viel Bandbreite verloren.
Und EmPas argument ist in diesen Zusammenhang auch nicht unwichtig. Wenn es über EMIB oder Interposer läuft, hast du auch viel Wärmeentwicklung auf kleiner Fläche.
#7
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Registriert seit: 13.02.2018

Fregattenkapitän
Beiträge: 2800
Dafür verringert man die Strukturbreite, damit es weniger heizt.
#8
Registriert seit: 05.11.2007
Neckar-Odenwald Kreis
Kapitän zur See
Beiträge: 3663
Zitat Mo3Jo3;26295478

Und EmPas argument ist in diesen Zusammenhang auch nicht unwichtig. Wenn es über EMIB oder Interposer läuft, hast du auch viel Wärmeentwicklung auf kleiner Fläche.


Die Wärmeentwicklung wäre aber immernoch die gleiche W/mm2 wie bei einem monolytiachem Monsterchip.

Bei dem Verfahren hier hast du die doppelt Leistungsabgabe pro mm2 und das bei einem dickeren Substrat und demnach wohl schlechterer Wärmeabgabe. Ja gut, man kann niedriger Takten, macht aber einiges der zusätzlichen Leistungen wieder kaputt. Also fraglich, ob sich hier der Mehraufwand lohnt.

Ich sehe das eher als Problem, als die Bandbreite zwischen zwei Chips auf einem Interposer.
#9
Registriert seit: 01.08.2017
ganz im Westen
Oberleutnant zur See
Beiträge: 1342
Ist es denn nicht grade der Sinn, mehr Chipfläche durch das MultiChipDesign zu bekommen? Stell dir mal einen Threadripper im monilytischen Design vor. Der Chip wäre riesig. Und durch mehr Chipfläche steigt auch die wärme.
Alleine zwei Gp104 Chips aus der Gtx1070 nebeneinander wären mit den normalen Grakakühlern nicht zu betreiben.
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