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AMD stellte 12 EPYC-Prozessoren mit bis zu 32 Kernen offiziell vor

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amd-epyc

Wie auf der Pressekonferenz der Computex 2017 angekündigt hat AMD heute die neuen Serverprozessoren namens EPYC offiziell vorgestellt. Basierend auf der Zen-Architektur sollen sie AMD bei den Servern wieder Marktanteile bescheren. In diesem Bereich spielt AMD derzeit nahezu überhaupt keine Rolle mehr – stattdessen dominieren Intel und für einige Spezialanwendungen auch Hersteller wie IBM.

Bisher waren nur die wichtigsten technischen Daten bekannt. Der wohl stärkste EPYC-Prozessor verfügt über 32 Kerne, kann 64 Threads verbarbeiten und besitzt acht Speichercontroller. Die 2x 4-Channels können mit jeweils acht DIMMs entsprechend mit Speicher bestückt werden. In einem Dual-Socket-System stehen demzufolge 32 DIMMs zur Verfügung, die eine theoretische Bestückung von 4 TB an Speicher ermöglichen.

AMD möchte den Single- und Dual-Sockel-Markt aufmischen. 128 PCI-Express-3.0-Lanes stehen ebenfalls zur Verfügung. Die EPYC-Strategie zielt auf mehr Kerne, mehr Speicherbandbreite und eine größere Speicherbestückung ab. Dies gilt für Single- und Dual-Socket-Server.

12 neue Serverprozessoren vorgestellt

Zum heutigen offiziellen Start der EPYC-Serverprozessoren stellt AMD gleich zwölf Modelle vor. Neun davon richten sich an Dual-Docket-Server und damit den High-End-Bereich. Drei weitere sollen sich für Single-Socket-Server eignen und den Rest wird AMD Ende Juli offiziell vorstellen.

Allen Prozessoren gemein ist der grundsätzliche Aufbau. Sie bestehen aus vier Zeppelin-Chips, die wiederum in einem MCP (Multi Chip Package) zusammengefasst sind. Jeder der Zeppelin-Chips verfügt über acht Kerne und besteht aus zwei CPU Complexen. Miteinander verknüpft sind diese Prozessoren über den neuen Interconnect, der bei allen aktuellen AMD-Chips zum Einsatz kommt: Dem Infinity Fabric.

Der Infinity Fabric kommt auch für die Verbindung zwischen zwei Prozessoren im einem Dual-Socket-Server zum Einsatz. Hier verfügen beiden Prozessoren nur noch über jeweils 64 PCI-Express-Lanes, weil die die übrigen 64 Lanes dazu verwendet werden den Interconnect herzustellen. Insgesamt bietet ein solcher Server aber weiterhin 128 PCI-Express-Lanes, die komplett frei verwendet werden können. So können sechs GPU-Beschleuniger angesprochen werden oder aber die Lanes werden zur Anbindung von schnellem Massenspeicher verwendet.

90 bis 95 % des Marktes und Namensschema

Mit der Single- und Dual-Socket-Strategie verspricht sich AMD 90 bis 95 % des aktuellen Servermarktes anzusprechen. Quad-Socket-Varianten wird es laut AMD nicht geben. Der Markenname EPYC war ja nun bereits bekannt. Neben den einzelnen Modellen stellt AMD aber nun auch das Namensschema offiziell vor. Die Prozessoren gehören zur EPYC 7000 Serie und hören beispielsweise auf den Namen EPYC 7351P. Der Name setzt sich wie folgt zusammen:

  • 7 = EPYC 7000 Serie
  • 35 = Index für die Leistungseinordnung
  • 1 = 1. Generation
  • P = Single-Socket

In der Folge haben wir eine Aufstellung der Single-Socket-Varianten gemacht. Diese bieten allesamt 64 MB L3-Cache, Octa-Channel für DDR4-2666 sowie die erwähnten 128 PCI-Express-Lanes. Unterschiede gibt es bei der Taktung und Anzahl der Kerne. Den Takt gibt AMD mit Basis-Takt, Boost-Takt für alle Kerne und einem maximalen Takt für zwei Kerne an. Die unterschiedlichen TDP-Angaben ergeben sich unter Verwendung von DDR4-2400 für den niedrigeren oder DDR4-2666 für den höheren Verbrauch.

Die Single-Socket-Varianten der EPYC-Prozessoren
Modell Kerne / Threads Takt L3-Cache Arbeitsspeicher PCIe-Lanes TDP Preis
EPYC 7551P 32 / 64 2,0 / 2,6 / 3,0 GHz 64 MB DDR4-2666 128 180 W 2.000 US-Dollar
EPYC 7401P 24 / 48 2,0 / 2,8 / 3,0 GHz 64 MB DDR4-2666 128 155 / 170 W 1.000 US-Dollar
EPYC 7351P 16 / 32 2,4 / 2,9 / 2,9 GHz 64 MB DDR4-2666 128 155 / 170 W 700 US-Dollar

Etwas größer ist die Auswahl bei den Dual-Socket-Prozessoren:

Die Dual-Socket-Varianten der EPYC-Prozessoren
Modell Kerne / Threads Takt L3-Cache Arbeitsspeicher PCIe-Lanes TDP Preis
EPYC 7601 32 / 64 2,2 / 2,7 / 3,2 GHz 64 MB DDR4-2666 128 180 W 4.000 US-Dollar
EPYC 7551 32 / 64 2,0 / 2,6 / 3,0 GHz 64 MB DDR4-2666 128 180 W 3.200 US-Dollar
EPYC 7501 32 / 64 2,0 / 2,6 / 3,0 GHz 64 MB DDR4-2666 128 155 / 170 W -
EPYC 7451 24 / 48 2,3 / 2,9 / 3,0 GHz 64 MB DDR4-2666 128 180 W 2.400 US-Dollar
EPYC 7401 24 / 48 2,0 / 2,8 / 3,0 GHz 64 MB DDR4-2666 128 155 / 170 W 1.700 US-Dollar
EPYC 7351 16 / 32 2,4 / 2,9 / 2,9 GHz 64 MB DDR4-2666 128 155 / 170 W 1.100 US-Dollar
EPYC 7301 16 / 32 2,2 / 2,7 / 2,7 GHz 64 MB DDR4-2666 128 155 / 170 W 800 US-Dollar
EPYC 7281 16 / 32 2,1 / 2,7 / 2,7 GHz 64 MB DDR4-2666 128 155 / 170 W 600 US-Dollar
EPYC 7251 8 / 16 2,1 / 2,9 / 2,9 GHz 64 MB DDR4-2400 128 120 W 400 US-Dollar

An dieser Stelle sei noch angemerkt, wie AMD die Modelle mit weniger als 32 Kernen realisiert. Dazu wird pro CPU Complex ein Kern deaktiviert. Damit verbleiben sechs pro Zeppelin-Chip und bei vier dieser Chips im MCP kommen wir auf beispielsweise 24 Kerne. Beim 16-Kern-Modell werden zwei Kerne pro CPU Complex deaktiviert, beim Achtkerner bleibt nur ein CPU-Kern pro CPU Complex aktiv. Egal welche Konfiguration AMD anwendet, die Speicherkanäle und PCI-Express-Lanes bleiben davon unangetastet.

Bei der Thermal Design Power bietet AMD noch etwas Flexibilität. In den obigen Tabellen wird haben wir die regulären Werte angegeben, AMD ermöglicht aber auch noch einen Betrieb in einem sogenannten Low TDP und High TDP Mode.

Die TDP Modes der EPYC-Prozessoren
Low TDP TDP High TDP
155 W 180 W 200 W
140 W 155 W 175 W
105 W 120 W -

Damit bietet AMD den Anbietern eine gewisse Flexibilität bei der Gestaltung ihrer Systeme.

Erste Leistungswerte zeigen deutlichen Vorsprung

Natürlich hat AMD auch gleich weitere eigene Leistungswerte parat, nachdem man solche bereits zum RYZEN-Tech-Day Anfang März präsentierte. AMD muss derzeit noch mit aktuellen Xeon-Prozessoren vergleichen. Messen lassen müssen sich die EPYC-Prozessoren aber mit den Skylake-SP-Modellen, die Intel im Sommer vorstellen wird.

MCP, Infinity Fabric und NUMA

Bereits bei den RYZEN-Prozessoren war das Thema Interconnect bzw. dessen Geschwindigkeit und Latenzen zwischen den CPU Complexen ein wichtiges. Auch bei den Servern spielt es eine wichtige Rolle. Dabei wollen wir auf ein Thema verweisen, welches wir vor ein paar Tagen aufbrachten. Vergleicht man die Chipgröße der aktuellen Intel- und AMD-Prozessoren, fällt auf, dass beide unterschiedliche Strategien bei den größeren Chips anwenden. Während AMD auf einen modularen Aufbau setzt, verwendet Intel derzeit große monolithische Chips mit enormer Fläche.

Beides hat seine Vor- und Nachteile. Chips im MCP-Design lassen sich relativ einfach fertigen, sind jedoch von einem schnellen Interconnect abhängig. Große monolithische Chips hingegen erreichen inzwischen enorme Größen, sind entsprechend aufwändig zu fertigen, die Kommunikation innerhalb des Chips ist aber hinsichtlich der Bandbreite und vor allem Latenz berechenbarer.

In einem EPYC-Prozessoren mit vier Zeppelin-Chips, ist jeder einzelne dieser Chips über drei Interconnects mit den jeweils drei anderen verbunden. Dieser jeweils einzelne Link erreicht eine Bandbreite von 42,6 GB/s bidirektional, also in beide Richtungen. Entscheidend ist dabei auch der Energieaufwand, der pro Bit notwendig ist, Daten darüber auszutauschen. AMD gibt ab, dass dieser 2 pJ pro Bit, oder 0,6672 W pro Link, 0,336W pro Zeppelin-Chip pro Link und damit ingesamt 4,032 W beträgt.

In einem Dual-Socket-System sind die beiden EPYC-Prozessoren ebenfalls über den Infinity Fabric miteinander verbunden. AMD verwendet vier Links mit einer Bandbreit von jeweils 37,9 GB/s. Damit ist diese Verbindung etwas langsamer, als die zwischen den Zeppelin-Kernen. Grund hierfür ist die größere Übertragungsstrecke zwischen den einzelnen Prozessoren, während die Zeppelin-Chips in einem Package deutlich enger zusammen liegen.

Insgesamt bietet diese Verbindung zwischen den Sockeln eine Bandbreite von 152 GB/s bei einem Energieaufwand von 10,94 W (9 pJ pro Bit, 5,48 W pro Prozessor und 1,368 W pro Zeppelin-Chip.

Neben der Bandbreite und der Energie die aufgewendet werden muss spielt aber vor allen die Latenz eine wichtige Rolle. AMD spricht hier nur von besonders niedrigen Latenzen, gibt aber keine Werte an. Von den RYZEN-Prozessoren kennen wir aber zumindest die Werte für den Kommunikation zwischen den CPU Complexen. PCPerspective hat dazu entsprechende Messungen vorgenommen.

Innerhalb eines CPU Complexes beträgt die Latenz 26 ns. Sollen Daten zwischen Kernen in einem CPU Complex ausgetauscht werden, beträgt die Latenz hier 42 ns. Zwischen zwei CPU Complexen beträgt die Latenz 142 ns. Messungen zur Latenz zwischen den Zeppelin-Chips gibt es derzeit nicht. Gleiches gilt auch für die Kommunikation zwischen zwei CPUs in einem Dual-Sockel-System.

Server Controller Hub mit weiteren I/Os

Neben den 128 PCI-Express-Lanes pro Prozessor bietet dieser auch noch einen Server Controller Hub (SCH). Dieser bietet beispielsweise vier USB-3.0-Anschlüsse, stellt aber auch zahlreiche I2C-Ports sowie SMBus-Ports zur Verfügung. Hinzu kommen noch zahlreiche Taktgeber.

Die PCI-Express-Lanes lassen sich weitestgehend frei aufteilen. Allerdings macht AMD hier auch einige Vorgaben, denn komplett Flexibel ist die Konfiguration der Lanes nicht. 16 PCI-Express-Lanes lassen sich wie folgt verwenden:

  • 1x Infinity Fabric
  • 1x 16 Lanes
  • 2x 8 Lanes
  • 4x 4 Lanes
  • 8x 2 Lanes
  • 16x 1 Lane
  • 8x SATA

Bis zu 64 einzelne Anbindungen externer Hardware sind möglich. Dazu gehört die Möglichkeit bis zu 32 NVMe-Massenspeicher zu verwenden.

Das Ende ist offen

Derzeit ist noch unklar, welche Auswirkungen diese Neuankündigungen auf den Servermarkt letztendlich haben werden. AMD arbeitet mit Herstellern wie Dell und HP zusammen und diese werden sicherlich auch entsprechende Server anbieten. Nicht abzuschätzen aber ist, welche Durchsetzungskraft AMD mit seinen neuen Prozessoren am schwierigen Servermarkt haben wird. Gegen Ende des Jahres sollen die EPYC-Prozessoren in größeren Stückzahlen verfügbar sein. Erst in einigen Monaten wird man also sehen, ob AMD den Markt wie mit den RYZEN-Prozessoren wird wiederbeleben können.

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Kommentare (104)

#95
Registriert seit: 09.04.2011

Oberleutnant zur See
Beiträge: 1360
Zitat flxmmr;25684776

- ich weiß nicht, seit wann der OS-Scheduler für das Speichermanagement auf NUMA-Nodes zuständig ist!?

NUMA Systeme kennen zwei Standard policies der Speicherzuteilung - thread locale und interleaved (das lässt tief im BIOS/UEFI konfigurieren). Üblich ist die erste Policy, wenn man vom OS Speicher anfordert, bekommt man wegen des Memory Overcomitments sofort eine Rückmeldung, das der Speicher bereitstünde. Physikalisch wird der Speicher aber erst beim ersten Schreiben auf den allozierten Speicher angelegt. Hierbei ist entscheidend auf welchem Core der Thread läuft und welche Policy verwendet wird. Ist es die thread locale Policy, dann wird der Speicher auf demselben NUMA-Knoten physikalisch alloziert. Wenn man diese Policy als Standard implizit voraussetzt, kann man Speicher auf bestimmten NUMA-Knoten allozieren, in dem man die Threads auf bestimmten Cores laufen lässt und den Speicher von diesen Threads beschreiben lässt. Nichts anderes passiert im Stream Benchmark, Anandtech hat dazu mit Hilfe des Linux numactl Programms die Threads an Cores fest gebunden. Wenn man das nicht macht, dann werden immer wieder Threads vom Scheduler auf andere Cores verteilt. Worst Case wäre, wenn dies gerade während einer größeren Allokation geschieht und dann Teile der Felder auf verschiedenen Knoten lägen.

Da ich bisher nur HPC auf *I*X Systemen gemacht habe, kann ich nicht sagen wie man es unter Windows löst außer man würde die hwloc Library verwenden. Der Linux Weg wäre, mit Hilfe eines System Befehls die Threads an die Cores zu binden und dann die libnuma zu nutzen, um den Speicher explizit auf den betreffenden NUMA-Knoten anzufordern.

Nachtrag:
Dann ist man nicht mehr darauf angewiesen, dass man auf implizite Vorgaben setzt. Man hat so die direkte Kontrolle was das Programm macht.
#96
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Registriert seit: 12.04.2006

Vizeadmiral
Beiträge: 6253
Zitat jdl;25684247
Dann schau Dir nochmal die Tabelle bei Anandtech an Memory Subsystem: Bandwidth - Sizing Up Servers: Intel's Skylake-SP Xeon versus AMD's EPYC 7000 - The Server CPU Battle of the Decade?. Die Werte für 8 Threads sprechen eine sehr deutliche Sprache! 32703MB/s für 8 Threads auf einem NUMA-Knoten und 98747MB/s für 8 Threads auf verschiedenen NUMA-Knoten. Das ist genau der NUMA-Effekt wie man ihn auch bei anderen Plattformen sieht.

Nein, das hat mit NUMA überhaupt nichts zu tun. Das ist schlichtweg das Hardwaredesign. Irgendwie habe ich das Gefühl, einige können Hardware nicht von NUMA unterscheiden.


Hier gibt's ein Video zu EPYC, wo AMD auch nochmal klarmacht, dass EPYC so designed ist, dass es sich wie ein monolithisches Design verhält, und nicht wie behauptet wie ein typisches 4P System. Möglich machen es doppelt so hohe Bandbreite wie benötigt On-Die und Overprovisioning. Ab 03:30 etwa:

https://www.youtube.com/watch?v=W5IhEit6NqY


Zitat flxmmr;25684776
nur bringt die ganze Hardware nix, wenn man die Software nicht für NUMA programmiert (nur damit kann man die voll nutzen...)

Man muss auch nicht für NUMA programmieren, um die Möglichkeiten einer EPYC CPU auszureizen. Siehe Video.

Zitat flxmmr;25684776
- bei Intel kann man bis zu 30 Kerne auslasten, ohne sich um die unterschiedliche Speicheranbindung der (für das letzte Prozent Performance vmtl. auch...) jeweiligen Kerne zu bekümmern.

Nein. Es sind bei Intel 28 Kerne. Und bei AMD sind es 32 Kerne.

Zitat flxmmr;25684776
- wenn die 4-8 Lastthreads des EPYC einfach einen geteilten Speicherpool verwenden und sich nicht drum kümmern an welche NUMA-Node der Speicher angebunden ist, so kann es auch mit der IF zu recht interessanten Problemen kommen (etwas so wie heute bei Dual-Socketsystemen auch...). Da bringt dann die aggregierte Bandbreite der jeweiligen Nodes auch nix mehr.

Nein. Bitte erstmal mit IF beschäftigen und wie es funktioniert und nicht immer so allgemeinen Quark runterleiern, der fürs Thema belanglos ist.

Zitat flxmmr;25684776
- ich weiß nicht, seit wann der OS-Scheduler für das Speichermanagement auf NUMA-Nodes zuständig ist!? Offensichtlich ist dir das Problem nicht im Ansatz bewusst.

Es ging auch nicht ums NUMA Speichermanagement, sondern um die Bandbreite pro Thread. Offensichtlich ist dir das Problem nicht im Ansatz bewusst. :rolleyes:
#97
Registriert seit: 15.01.2015

Fregattenkapitän
Beiträge: 2646
Effektiv erzählt der doch, dass das IF so viel Bandbreite hat, dass man damit die klassischen Probleme mit non-NUMA-Software (hinsichtlich Bandbreite/Latenz) einfach erschlagen kann. Das ist natürlich schön, allerdings weiß noch niemand so genau, ob das für non-Benchmark-Anwendungen wirklich so gut skaliert...
Hinsichtlich der Bandbreite pro Thread hast du in der Theorie von AMD damit durchaus recht, wenn das so klappt, wie angepriesen, sollte man ja über die IF auf den Speicher aller Nodes/Module schnell zugreifen können (dann eben auch mit "Octo-Channel"-Bandbreite). Leider sieht man in den realen Benchmarks (bspw. Anandtech) diese Bandbreite aber nur, wenn die Threads alle auf unterschiedlichen Modulen laufen... → anscheinend ist das IF doch nicht die Lösung aller non-NUMA-Probleme – auch nicht im Benchmark. Vllt. sieht das in Anwendungen besser aus, aber das werden dann die Leute entscheiden, die diese Anwendungen auch in einer Größenordnung fahren, dass nicht nur das aktuell günstigste Package des OEM/Systemhauses eine Rolle spielt, sondern tatsächlich die CPU-Leistung. Nicht ich, nicht du ;).
#98
Registriert seit: 09.04.2011

Oberleutnant zur See
Beiträge: 1360
Zitat mr.dude;25686233
Nein, das hat mit NUMA überhaupt nichts zu tun.

Die Screenshots unter Linux sind sehr eindeutig (es ist ein NUMA System), und unter Linux kann AMD besser die CPUs in das OS integrieren als dies unter Windows der Fall ist. Erst mit einem größerem Update von Windows wird es wahrscheinlich die notwendigen Änderungen geben.

Zitat mr.dude;25686233

Hier gibt's ein Video zu EPYC, wo AMD auch nochmal klarmacht, dass EPYC so designed ist, dass es sich wie ein monolithisches Design verhält, und nicht wie behauptet wie ein typisches 4P System.

In diesem Video wird gefragt, ob Threadripper unter Windows als NUMA-System erscheint, und das wird verneint. Bitte auf die exakte Formulierung achten.
#99
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Registriert seit: 31.07.2006

Fregattenkapitän
Beiträge: 3055
NUMA? So ein Schwachsinn. Sowohl SummitRidge (2 Module) als auch Threadripper (4 Module) als auch Epyc (8 Module) werden als ein Prozessor erkannt und verhalten sich auch so. Das hat rein gar nichts mit NUMA zu tun. Reines Bashing in meinen Augen. Das sind einfach gemeshte Module, nur dass sie nicht auf einem Die monolithisch gemesht sind sondern teilweise über den Träger, das ist der einzige Unterschied. Zudem ist Infinity Fabric kein NUMA-Protokoll.
#100
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Registriert seit: 12.04.2006

Vizeadmiral
Beiträge: 6253
Zitat flxmmr;25686312
Hinsichtlich der Bandbreite pro Thread hast du in der Theorie von AMD damit durchaus recht, wenn das so klappt, wie angepriesen, sollte man ja über die IF auf den Speicher aller Nodes/Module schnell zugreifen können (dann eben auch mit "Octo-Channel"-Bandbreite). Leider sieht man in den realen Benchmarks (bspw. Anandtech) diese Bandbreite aber nur, wenn die Threads alle auf unterschiedlichen Modulen laufen...

Diese "realen Benchmarks" haben allerdings wenig mit der Praxis zu tun, da Anandtech die Threads festpinnt. Anandtech ging es lediglich darum, die Hardwaremöglichkeiten, bedingt durch das Design, aufzuzeigen. Wie Anwendungen in der Praxis skalieren, ist nochmal eine andere Geschichte.


Zitat jdl;25686669
In diesem Video wird gefragt, ob Threadripper unter Windows als NUMA-System erscheint, und das wird verneint. Bitte auf die exakte Formulierung achten.

Bezug zu meiner Aussage? In dem Video wird klar gesagt, "... this helps us, make the socket design behave like a single monolithic design".

Talbot erklärt auch die Unterschiede und warum sich das 4-Die Package eben nicht wie ein normales 4P System verhält. ZB die direkten Links zwischen den Dies, was Transfers mit lediglich einem Hop ermöglicht. Socket zu Socket Transfers benötigen zwei Hops, so wie bei Intel, AFAIK. Und so wie ich ihn verstehe, kann quasi ein Die die Bandbreite eines anderen Dies über den entsprechenden Link mitbenutzen, wenn Bedarf besteht. Bei doppelter IF Bandbreite im Vergleich zu einem Speicherkanal könnte einem Die theoretisch die Bandbreite von 4 Speicherkanälen zur Verfügung gestellt werden. Selbst wenn das in der Praxis nie erreicht wird, es ermöglicht Anwendungen trotzdem zu skalieren, auch ohne NUMA-aware Software und unabhängig davon, wie Lastthreads verteilt werden. Genau das was auch Talbot sagt.
#101
Registriert seit: 15.01.2015

Fregattenkapitän
Beiträge: 2646
"realer Benchmark" = STREAM? Und genau da sieht man, dass 4x2 (oder 4) Speicherkanäle auf 4 Module verteilte bei non-Numa-Applikationen auf einer NUMA-Node eben doch nur so gut sein werden, wie 1x2/4... Und bis AMD irgendeine Möglichkeit bietet, dass Anwendungen auf einer Node dann transparent über das IF alle 8 Speicherkanäle nutzen können, wird noch Zeit vergehen, einfach so läuft das wohl eher nicht (sonst wäre es beim STREAM wohl erkennber) ;). (Die Frage ist: braucht man das überhaupt für irgendeine Anwendung?)

Ein anderer Punkt ist, ob das IF (mit nominell nicht sooo viel größerer Bandbreite, als UPI, wenn jdl Recht hat) in realen Anwendungsfällen für non-NUMA-Applikationen die bisher bestehenden Nachteile auslöscht. Das weiß man bis jetzt nicht, das zeigt wohl kein klassischer Benchmark, bei dem am Ende eine Nummer steht und die Leute in den Rechenzentren werden das schön für sich selbst herausfinden.
#102
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Registriert seit: 12.04.2006

Vizeadmiral
Beiträge: 6253
Zitat flxmmr;25689665
Und bis AMD irgendeine Möglichkeit bietet, dass Anwendungen auf einer Node dann transparent über das IF alle 8 Speicherkanäle nutzen können ...

Was irgendwie Unsinn wäre, sofern du mit Node ein Die meinst. 8 Kanäle für 8 Kerne bzw 1 Kanal pro Kern wäre Overkill. So eine Möglichkeit brauchst du gar nicht. Aber theoretisch besteht die Möglichkeit ja jetzt schon. Schliesslich sind alle Dies mit jeweils einem Link direkt miteinander verbunden. Limitierender Faktor ist hierbei die IF Bandbreite.
#103
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.... es beginnt :)

Supermicro H11DSi-NT retail Preisvergleich Geizhals Deutschland
#104
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Kapitän zur See
Beiträge: 3606
Gerade bei Winfuture gefunden Project 47: AMD liefert Petaflops-Supercomputer in Serie aus - WinFuture.de sehr schön.
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