Inklusive PCIe 6.0: Neue Threadripper-CPUs setzen auf Zen 6 und Sockel TR6

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Dass AMDs Zen-6-Architektur in ein paar Monaten debütieren wird, das ist bereits bekannt. Neben Intels Nova-Lake-S- werden auch die Ryzen-Prozessoren für den Sockel AM5 mit der Zen-6-Architektur heiß erwartet und werden im kommenden Jahr gegeneinander antreten. Bisher blieben Informationen über neue Ryzen-Threadripper-(Pro)-Prozessoren aus, doch gestern Nachmittag postete X-Nutzer InstlatX64 erste Gerüchte über die großen Ryzen-Rechenknechte. Neben der Zen-6-Architektur wird AMD offenbar auf einen neuen Sockel setzen.
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Warum überhaupt ein neuer Sockel? Der Grund liegt an der PCIe-6.0-Schnittstelle
Das kann ich mir nicht vorstellen, da PCIe 6.0 abwärtskompatibel ist und daher keine neuen Verbindungen vom Sockel zu den Slots erfordert.
Zen 6 wird generell im N2P-Fertigungsverfahren in 2 nm bei TSMC hergestellt.
Das halte ich für ein Gerücht, denn die Wafer der CPU Chiplets mit den kompakten Zen 6c Kernen sind ja schon in der Massenfertigung und daher kann es sich nur um den N2 und nicht den N2P Prozess handelt. Das passt einfach vom Zeitplan her nicht, es gibt ja noch nicht einmal ein Produkt aus der N2 Fertigung zu kaufen. Das erste wird erst im September (SoC der nächsten iPhones) erwartet. Bis der Prozess so weiter verstanden, angepasst und optimiert wurde, dass man damit höhere Taktraten erzielen kann, genau dies ist die P Variante nämlich, dauert es etwa ein Jahr. Mit ersten Produkte aus der N2P Fertigung wäre also erst etwa im September 2027 zu rechnen.
 
Das kann ich mir nicht vorstellen, da PCIe 6.0 abwärtskompatibel ist und daher keine neuen Verbindungen vom Sockel zu den Slots erfordert.
Ich denke es meint das es viel mehr Lanes werden und die brauchen mehr Kontakte.
 
Dann wäre es aber nicht wegen PCIe 6.0, sondern wegen mehr PCIe Lanes.
 
Das kann ich mir nicht vorstellen, da PCIe 6.0 abwärtskompatibel ist und daher keine neuen Verbindungen vom Sockel zu den Slots erfordert.
Dass du dir das nicht vorstellen kannst, liegt schlicht daran, dass du Abwärtskompatibilität mit der physikalischen Signalintegrität verwechselst.
Dass PCIe abwärtskompatibel ist, bedeutet lediglich, dass eine alte PCIe-Karte mechanisch und logisch in einem neuen Slot läuft.
Es bedeutet aber ganz sicher nicht, dass ein alter CPU-Sockel plötzlich magisch die extremen physikalischen Anforderungen der nächsten Generation beherrscht.
Zu glauben, man bräuchte deshalb keine neuen Verbindungen, ist technischer Unfug.
Der Wechsel auf den TR6-Sockel ist bei PCIe 6.0 physikalisch absolut unvermeidbar. Mit PCIe 6.0 wird auf die sogenannte PAM4-Codierung umgestellt.
Das Signal wird nicht mehr über simple Nullen und Einsen übertragen, sondern über vier extrem feine Spannungsstufen.
Wer sich auch nur ein bisschen mit Elektrotechnik auskennt, weiß, dass so etwas extrem anfällig für Rauschen und Störungen ist.
Der TR5-Sockel kann das physikalisch überhaupt nicht sauber genug abschirmen.
Um das massive Signalübersprechen bei diesen Datenraten zu verhindern,
muss AMD das komplette Pin-Layout im Sockel neu strukturieren und zusätzliche Erdungspins zur Isolierung zwischen die Datenleitungen setzen.
Allein das macht das alte Layout unbrauchbar. Dazu kommt, dass der neue I/O-Die für die komplexe Signalverarbeitung und Fehlerkorrektur eine völlig andere,
stabilere Stromversorgung über das Pinout benötigt.
Abwärtskompatibilität hat noch nie einen neuen Sockel verhindert! Das haben wir schon beim Umstieg auf PCIe 4.0 und 5.0 gesehen.
Aber anstatt sich kurz mit der Realität der Signalübertragung zu beschäftigen, verkaufst du dein mangelndes Vorstellungsvermögen hier lieber als technisches Argument.

Das halte ich für ein Gerücht, denn die Wafer der CPU Chiplets mit den kompakten Zen 6c Kernen sind ja schon in der Massenfertigung und daher kann es sich nur um den N2 und nicht den N2P Prozess handelt. Das passt einfach vom Zeitplan her nicht, es gibt ja noch nicht einmal ein Produkt aus der N2 Fertigung zu kaufen. Das erste wird erst im September (SoC der nächsten iPhones) erwartet. Bis der Prozess so weiter verstanden, angepasst und optimiert wurde, dass man damit höhere Taktraten erzielen kann, genau dies ist die P Variante nämlich, dauert es etwa ein Jahr. Mit ersten Produkte aus der N2P Fertigung wäre also erst etwa im September 2027 zu rechnen.

Es ist wirklich bemerkenswert, mit welcher Sicherheit man eine derart lückenhafte Kette von Denkfehlern aneinanderreihen kann.
Du hast weder die TSMC-Roadmap verstanden, noch weißt du, was die einzelnen Nodes bedeuten, und bei deinem Zeitplan hast du dich auch noch komplett im Jahr geirrt.
Erstens: AMD nutzt für die Zen-6-CCDs (auch für die dichten Zen-6c-Kerne) eine Split-Node-Strategie, die auf TSMCs neuen 2-nm-Prozess (N2) ausgelegt ist,
während der I/O-Die effizient in 3nm gefertigt wird. Für die High-Performance-Varianten der Chiplets kommt dabei der spezialisierte N2X-Prozess zum Einsatz.

Zweitens ist die Definition von N2P als bloßes Takt-Screwing durch nachträgliche Optimierung technischer Unfug. N2P bringt im Vergleich zum Standard-N2-Prozess echte,
tiefgreifende Optimierungen auf Nanosheet-Ebene, die von Anfang an im Chipdesign von Zen 6 eingeplant werden mussten.
Das N2P-Fertigungsverfahren reizt die vorderseitige Stromversorgung durch kluge Verfeinerungen maximal aus,
ohne dass dafür ein nachträgliches, stumpfes Aushärten des Prozesses nötig ist.

Drittens: In welchem Jahr lebst du eigentlich? Wir haben Juni 2026. TSMC hat die N2-Massenfertigung längst plangemäß hochgefahren.
AMD hat die nächste Threadripper-Generation Mustang Peak auf Basis von Zen 6 im 2-nm-Verfahren gerade erst offiziell in ihren Dokumenten bestätigt.
Dass die Wafer jetzt in der Massenfertigung sind, untermauert den Launch-Zeitplan für die 2-nm-Generation perfekt, anstatt ihn zu widerlegen.
Aber Hauptsache, erst mal eine komplett falsche Jahreszahl in den Raum werfen und so tun, als hätte man die gesamte Foundry-Industrie durchblickt. Merkst du hoffentlich selbst, oder?
 
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bedeutet lediglich, dass eine alte PCIe-Karte mechanisch und logisch in einem neuen Slot läuft.

Es bedeutet aber ganz sicher nicht, dass ein alter CPU-Sockel plötzlich magisch die extremen physikalischen Anforderungen der nächsten Generation beherrscht.

Zu glauben, man bräuchte deshalb keine neuen Verbindungen, ist technischer Unfug.
Was nur wieder zeigt, wie wenig Ahnung du hast. Wenn ales Karten in den PCIe 6.0 Slot laufen dann kann es keine neuen Verbindungen geben und die physikalischen Anforderungen sind die gleichen, da PCIe 6.0 den gleichen Takt wie PCIe 5.0 hat, aber PAM4 Bitodierung verwendet. Da ändert sich als physikalisch nichts an den Anforderungen für den Sockel, nur die Bitkodierung. Das ist genau wie mit NBASE-T, wo man auch 2.5Ghz über die gleichen Kabel wie für Gigabit Ethernet übertragen kann, weil der Unterschied nicht in der Frequenz der Signale, sondern deren Bitkodierung liegt.
Wer sich auch nur ein bisschen mit Elektrotechnik auskennt, weiß,
Also du schon mal nicht, für dich muss NBASE-T wie ein Wunder wirken und den Rest zu lesen, spare ich mit, alleine das Format macht diesen unlesbar und der Inhalt wird sicher nicht besser sein.

Kann es sein, dass du ein Bot bist?
 
Wetten er holt gleich seine Ignorelist hervor? :d
 
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@Holt ich blicke da nicht durch. Wieso kann es nicht an pcie 6.0 liegen? 6.0 ist abwärtskompatibel, also bedeutet es, dass auch 4.0 darauf laufen. Aber pcie 5.0 ist doch nicht aufwärtakompatibel! Das bedeutet es müssen neue sachen in hinblich an signalintegrität gemacht werden. Spinne ich hier ?
 
Wenn ignoriert Holt noch nicht?

Da mit dem Sockelwechsel macht durch aus Sinn. Da du den internen Aufbau ändern kannst. Was dafür sorgt das du weiter dein Design optimieren, effizienter und du neue Features rein bringen kannst. Dadurch bist du deutlich freier in der Gestaltung. Das kommt aber zu dem Preis der Abwärtskompatibilität. Die fällt weg. Bei einem bestehenden Sockel musst die Pinbelegung bei behalten. Du kannst zwar ebenfalls das innere Neugestallten. Durch längere Signalwege ungünstige Positionierung, holts du dir (als Beispiel) Ineffizienzen, Mehrverbrauch und/oder größere Abwärme ins Haus.

Deswegen mögen einige Leute, Intel nicht. Da alle 1,5 bis 2 Generation ein neuer Sockel kommt. Man muss fairerweise sagen, das beide Varianten, Vor- und Nachteile haben von der ein oder andere Betrachtungsweise. Die beste Lösung gibt es, wie immer bei Technologie, nicht.
 
6.0 ist abwärtskompatibel, also bedeutet es, dass auch 4.0 darauf laufen. Aber pcie 5.0 ist doch nicht aufwärtakompatibel! Das bedeutet es müssen neue sachen in hinblich an signalintegrität gemacht werden.
Der Unterschied ist nicht die Frequenz der Signale, sondern die Bitkodierung. Bei PCIe 6.0 wird erstmal bei PCIe PAM4 verwendet. Genau wie man bei NBASE-T, wo PAM16 verwendet wird, welches 4 Bit pro Symbol übertragt statt 2 bei Gigabit Ethernet, kann man dadurch eben mit der alten Verkabelung die maximal für Gigabit ausgelegt war, trotzdem 2,5 und mit Glück, da ist die Frequenz dann nämlich höher, sogar 5GbE erreichen. Das ist der Vorteil der PAM Modulation der Signale, damit braucht man keine höheren Frequenzen und damit keine höheren Anforderungen an die Signalqualität der Übertragung und kann trotzdem mehr Daten übertragen. Der Preis dafür ist der höhere Aufwand bei der Codierung und Decodierung der Signale.

Deswegen ist der Wechsel auf PCIe 6.0 kein gültiges Argument für den Wechsel des Sockels, sondern vorgeschoben. Der Wechsel des Sockels kann trotzdem Sinn machen, mit einem alten Sockel kann man eingeschränkt sein, so kann es schon reichen, wenn man eine neue Spannungsdomain braucht und AMD wird bei AM5 nie USB4 in die CPUs integrieren können, weil es einfach nicht die Pins gibt um die Signale herauszuführen. Ebenso kann man auch nicht nachträglich die Anzahl der PCIe Lanes erhöhen, aber die Geschwindigkeit ist eben nicht das Argument und AMD hat dies bei AM4 ja auch schon gezeigt, als sie von PCIe 3.0 auf PCIe 4.0 gewechselt sind. Klar haben da die alten Boards nicht von profitiert, da sie darauf nicht ausgelegt waren, aber die Pins im Sockel waren auch damals nicht das Problem und so sind sie auch jetzt kein Problem, denn die Pins selbst ändern sich ja nicht.
 
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Nur am Rande, doch kann und sollte er. Liest sich gerade auf Handys so sehr angenehm. Vielleicht nicht nach jedem Satz, aber gerne kleine Absätze machen. ;)
 
Aber doch bitte so, wie es inhaltlich Sinn ergibt, und nicht wahllos oder nach jedem Satz.
 
Das war die KI :d
 
Genau wie man bei NBASE-T, wo PAM16 verwendet wird, welches 4 Bit pro Symbol übertragt statt 2 bei Gigabit Ethernet, kann man dadurch eben mit der alten Verkabelung die maximal für Gigabit ausgelegt war, trotzdem 2,5 und mit Glück, da ist die Frequenz dann nämlich höher, sogar 5GbE erreichen.

Dein Vergleich mit NBASE-T ist so dermaßen an den Haaren herbeigezogen, dass es beim Lesen wehtut.
Du vergleichst hier ernsthaft Frequenzbereiche im Megahertz-Bereich, da NBASE-T bei maximal 100 bis 250 MHz läuft, mit PCIe 6.0 bei einer Taktung von 32 Gigahertz.
Wir reden hier von einer mehr als 120-fach höheren Frequenz und das über bis zu 128 Lanes gleichzeitig im Sockel.
Bei 32 GHz verhalten sich Kupferbahnen und Pins nicht mehr wie Drähte, sondern wie Antennen.
Was bei einer lahmen Ethernet-Strippe durch Codierung gerettet werden kann, scheitert in den absoluten physikalischen Grenzbereichen eines Workstation-Mainboards krachend.

Merkst Du selbst, wie absurd dieser Vergleich ist, oder fehlt Dir dafür wieder@Holt das grundlegendste Verständnis?

Das ist der Vorteil der PAM Modulation der Signale, damit braucht man keine höheren Frequenzen und damit keine höheren Anforderungen an die Signalqualität der Übertragung und kann trotzdem mehr Daten übertragen.

Dass Du ernsthaft glaubst, eine gleichbleibende Nyquist-Frequenz bedeute gleichbleibende Anforderungen an die Signalqualität, ist physikalisch schlicht peinlich.
Du verstehst wieder@Holt die fundamentalen Grundlagen Deiner eigenen Begriffe nicht.
Da PAM4 die Spannung in vier statt zwei Stufen unterteilt, drittelt sich das vertikale Signalauge.
Das Signal wird dadurch extrem anfällig für Rauschen, das Signal-Rausch-Verhältnis bricht mathematisch bedingt um brutale 9,5 dB ein.
Zu behaupten, die Anforderungen an die Signalintegrität würden nicht steigen, zeugt von völliger Ahnungslosigkeit.
Der TR5-Sockel kann diese extreme Signalreinheit physisch überhaupt nicht mehr über die Pins jagen, ohne dass das Signal komplett im Rauschen absäuft.

Deswegen ist der Wechsel auf PCIe 6.0 kein gültiges Argument für den Wechsel des Sockels, sondern vorgeschoben. Der Wechsel des Sockels kann trotzdem Sinn machen, mit einem alten Sockel kann man eingeschränkt sein, so kann es schon reichen, wenn man eine neue Spannungsdomain braucht und AMD wird bei AM5 nie USB4 in die CPUs integrieren können, weil es einfach nicht die Pins gibt um die Signale herauszuführen. Ebenso kann man auch nicht nachträglich die Anzahl der PCIe Lanes erhöhen, aber die Geschwindigkeit ist eben nicht das Argument und AMD hat dies bei AM4 ja auch schon gezeigt, als sie von PCIe 3.0 auf PCIe 4.0 gewechselt sind. Klar haben da die alten Boards nicht von profitiert, da sie darauf nicht ausgelegt waren, aber die Pins im Sockel waren auch damals nicht das Problem und so sind sie auch jetzt kein Problem, denn die Pins selbst ändern sich ja nicht.

Deine Vermutung von wegen vorgeschoben ist angesichts der harten Fakten ein purer technischer Fehlschluss.
AMD wechselt bei den neuen Zen-6-Threadrippern nicht aus Jux von TR5 auf den neuen Sockel TR6.

Sie tun es exakt wegen PCIe 6.0. Für die hochgradig empfindlichen PAM4-Signale müssen die Pins physisch verändert, radikal verkürzt und geometrisch optimiert werden,
um Signalreflexionen, Einfügedämpfung und das Übersprechen zwischen den Pins zu verhindern.

Ein TR5-Pin hat fertigungsbedingte Mikrotoleranzen, die das feine PCIe 6.0-Signal bei 32 GHz komplett zerstören würden.

Zu behaupten, die Pins selbst ändern sich ja nicht, zeigt einfach nur eine Ablehnung gegenüber der Realität der Hochfrequenztechnik.

... und AMD hat dies bei AM4 ja auch schon gezeigt, als sie von PCIe 3.0 auf PCIe 4.0 gewechselt sind. Klar haben da die alten Boards nicht von profitiert, da sie darauf nicht ausgelegt waren, aber die Pins im Sockel waren auch damals nicht das Problem ...

Dass Du jetzt auch noch das uralte AM4-Beispiel ausgräbst, setzt Deiner Fehlargumentation die Krone auf.
Damals ging es um den Sprung von PCIe 3.0 auf 4.0, da beide Generationen das robuste NRZ-Verfahren nutzten, das lediglich zwei simple Spannungszustände unterscheiden musste.
Da verzeihen die Pins aufgrund des riesigen Signalauges einiges.

Bei PCIe 6.0 sprechen wir aber von PAM4 mit vier extrem eng beieinanderliegenden Spannungsstufen und einer minimalen Fehlertoleranz.
AMD hat mit TR5 genau das gleiche physikalische Limit erreicht wie damals mit AM4!
Die alten Pins können die geforderte Signalreinheit für die nächste Generation schlicht nicht mehr fehlerfrei übertragen.
Der harte Cut und der Umstieg auf TR6 ist reine Physik, kein Marketing-Gag.

Deine Behauptung, die Pins seien kein Problem, ist angesichts dieser elektrotechnischen Realität einfach nur wieder@Holt Unsinn.

@Techlogi Zufrieden?:bigok:
 
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Du vergleichst hier ernsthaft Frequenzbereiche im Megahertz-Bereich, da NBASE-T bei maximal 100 bis 250 MHz läuft, mit PCIe 6.0 bei einer Taktung von 32 Gigahertz.
Ja, NBASE-T hat bei 2,5GbE nur 100MHz und 200MHz für 5GbE, aber die Länge der Kabel macht den Unterschied und es zeigt, dass man mit einer anderen Bitkodierung eben mehr Daten übertragen kann, ohne die Anforderungen an die Qualität der Signale zu erhöhen. Aber wer glaubt PCIe 6.0 würde mit 32GHz arbeiten, kennt nicht einmal den Unterschied von GT/s und GHz Der Trick bei PCIe 6.0 ist ja gerade die PAM4 Kodierung statt NRZ um eben die Frequenz der Signale nicht erhöhen zu müssen. Die PCIe Slots wurden übrigens mal für PCie 1.0 entwickelt und werden auch bei PCIe 6.0 noch verwendet, aber die Pins in den Sockeln sollen für PCIe 6.0 nicht mehr rechen? Was für neue Pins sollen die neuen Sockel denn bekommen? Kürzere Sportpins?

Da du ja schon lange auf meiner IL stehst, was sich auch immer wieder als richtig bestätigt, werde ich nicht weiter darauf eingehen.
 
Wenn ich das richtig verstehe werden jetzt 4 Spannungspegel genutzt statt 2, also viel mehr Rauschen. Vermutlich geht da einiges an Rechenaufwand für die Fehlerkorrektur drauf.
Das hiesse dann bessre Abschirmung aber jetzt auch nicht zwingend mehr Kontakte, aber das machts vermutlich einfacher ?!
 
Bitte informiere Dich doch selbst und Du musst ja nicht gleich wie ich 4 Jahre Elektrotechnik studieren, aber es hilft beim Verständnis natürlich gewaltig.
 
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