Wann könnte Zen 6 kommen?

[LuxyLux]

Hi, ich möchte mir einen neuen PC kaufen.
Lange überfällig aber wenn Zen 6 in den nächsten 3? Monaten kommt, dann könnte ich noch warten.
Kommt bald wieder eine Messe, zu der es angekündigt werden könnte?
Hier gibt es Infos über HW news. Ursprünglich war es noch für 2025 angekündigt. Ein genaues Datum ist unbekannt.
Aber wann könnte es kommen? Wann wäre ein mögliches Event?

Der 9950X ist bald schon 2 Jahre alt. Das ist schon ziemlich alt.
Von N4 auf N2 könnte schon einen großen Sprung geben.

 

[zitterhand]

Rechne erst frühestens Ende des Jahres damit.

 

[Holt]

wenn Zen 6 in den nächsten 3? Monaten kommt, dann könnte ich noch warten.

Die Gerüchte für Desktop Zen 6 CPU (Medusa) gehen eher Richtung Anfang 2027 als Ende 2026, die X3D kommen i.d.R. noch etwas später.

Hier gibt es Infos über HW news.

Zen 6 ist ja nur die Architektur, die kommt dann in verschiedenen CPUs, neben de EYPC und Desktop RYZEN mit den klassischen Kernen, auch in Form der kompakten Zen 6c Kerne für einige EPYC Modelle und dann als Kerne auf monolithischen Dies für APUs.

Von N4 auf N2 könnte schon einen großen Sprung geben.

N4 und N2 sind nicht jeweils nur eine Fertigung, sondern ganze Familien mit verschiedenen Varianten. Es gibt noch nicht einmal einen Chip zu kaufen der in der erste Version von N2 gefertigt wurde, dieser wird erst im September in Form des SoCs der nächsten Aplle iPhones erwartet. Bei TSMC läuft eben auch nicht immer alles nach Plan, die hatten mit ihrem N3 Prozess auch Probleme, welches zu einem Jahr Verzögerung geführt haben, weshalb NVidia seine Blackwell GPU weiterhin in N4 fertigen lässt. Mit N2 muss TSMC übrigens eine große Neuigkeit einführen: GAA (Gate All Around) und das letzte mal wo es so einen Wechsel gab, als mit dem 20nm Prozessen FinFET eingeführt wurde, hatten GF, Samsung und TSMC massive Probleme und jahrelange Verzögerungen gegenüber Intel, die es bei ihrem 22nm Prozess eingeführt hatten.

Intel und Samsung sind da übrigens schon weiter, von beiden gibt es die ersten Produkte aus ihren GAA Prozessen, Intel 18A (Panther Lake) und SF2 (Exynos 2600) schon zu kaufen. Aber es dauert immer, bis ein Prozess so weit gereift ist, dass man damit auch hohe Taktraten erzielen kann, wie sie für Desktop CPUs nötig sind. Diese Varianten sind dann bei TSMC die P Varianten und für die höchsten Taktraten gibt es die X Varianten, die AMD bisher für die CPU Chiplets der Desktop RYZEN (und entsprechenden EPYC) verwendet hat. Aktuell also aktuell N4X, während die Chiplets mit den Zen 5c (kompakt) Kernen in N3E gefertigt werden, die erreichen ja sowieso keine so hohen Taktraten. Die letzten Roadmap von TSMC von vor ein paar Tagen zeigt:

TSMC hat am 31.12.2026 den Start der Massenfertigung von N2 verkündet, die haben also den ursprünglichen Zeitplan noch gerade in letzter Minute eingehalten, wobei es aber normalerweise eher nur ein halbes Jahr als 9 Monate dauert, bis die ersten Produkte dann erscheinen. N2X wird erst für 2027 starten und N2P dürfte auch erst Ende 2026 in die Massenfertigung gehen, es dauert eben die Prozesse für hohe Taktraten zu optimieren. Daher würde ich erwarten, dass die CPU Chiplets der Desktop RYZEN in N3X gefertigt werden, während die Chiplets mit den kompakten Zen 6c Kernen für EPYC dann in N2 gefertigt werden und dies dürfte auch das Die gewesen sein, welches Lisa mal gezeigt hat und Zen 6c ist ja auch Zen 6, AMD unterscheidet nicht dazwischen und viele Gerüchte auch nicht. Dann wäre es für beide CPU Chiplets jeweils ein Schritt weiter, was realistischer ist, wenn man sich die Roadmap von TSMC anschaut.

Auf RYZEN mit CPU Chiplets in N2P dürfte man andernfalls eher bis Mitte 2027 warten und für welche aus der N2X Fertigung mindestens bis Ende 2027 und wenn AMD den normalen N2 Prozess dafür nehmen würde, wäre die Frage welche Taktraten diese dann erreichen können. Hohe Taktraten sind für GPUs, ein Smartphone SoC oder auch eine mobile CPU nicht so wichtig, aber im Desktop sieht es halt anderes aus und deshalb hat AMD früher seine ersten CPUs auch erst eine Weile nach dem ersten Produkte aus einem Node jeder TSMC Familie gebracht, aber auch hier unterscheiden die meiste nicht zwischen den verschiedenen Prozessvarianten.

So was das erste Produkt aus TSMCs N7 der Apple A12 Bionic der im September 2018 erschienen ist, die RYZEN 3000 erschienen dann im Juli 2019. Der erste Chips aus der N5 Fertigung war der A14 Bionic der im Oktober 2020 erschienen ist, die RYZEN 7000 mit den CPU Chiplets aus einer speziellen N5 Varianten (im Grunde N5X, nur wurde der Prozess damals noch nicht so genannt) erschienen dann im September 2022 und hatte erstmals über 5GHz maximalen Boosttakt. Das erste N4 Produkt war im November 2021 der MediaTek Dimensity 9000 (Apple hat den A15 Bionic in N5P fertigen lassen) und die Zen 5 RYZEN mit den CPU Chiplets aus dem N4X Prozess erscheinen im August 2024.

Übrigens bedeutet dies auch, dass die Gerüchte wonach die CPU Tiles von Nova Lake in N2P gefertigt würden, daher wenig glaubwürdig sind und Intels CEO hat ja im Januar bestätigt, dass Nova Lake Ende 2026 kommen soll. Damit bliebt nur Intel 18A-P übrig, also die auf hohen Takt optimierte Varianten von 18A und da Panther Lake Ende 2025 erschienen ist, würde es auch vom Zeitplan her passen.

 

[NickDiamond]

Der 9950X ist bald schon 2 Jahre alt. Das ist schon ziemlich alt.

Stimmt, das ist schon fast Steinzeit, wundertich mich dass der überhaupt noch läuft.
Für den Fall dass es doch kein Trollversuch war:
Was genau ist das Problem bzw welche Anwendungen haben ein CPU-Problem?

Eine wenig zielführende Abhandlung zu diversen Spekulationen hast du ja zum Glück bereits erhalten ;-)

 

[LuxyLux]

Danke für die Antworten. @Holt: Die genaue Erklärung war Spitze! Das könnte glatt ein Zeitungsartikel sein.

Was genau ist das Problem bzw welche Anwendungen haben ein CPU-Problem?

Wie waren schon einmal schneller (Mooresches Gesetz). Nach zwei Jahren gab es schon einmal doppelt so gute CPU's zum gleichen Preis.
Derzeit ist das neuste vom neusten quasi nur eine getunete Version von dem 2 Jahre älteren. Der 9950X3D2 ist zwar ein wenig besser als der 9950x, jedoch kostet er auch das doppelte.
(ja, moore gilt nicht mehr und ja, das doppelte war nicht mathematisch korrekt, geht um das Prinzip)

Anwendungen nicht unbedingt. In den meisten Fällen bringen mehr als 16 Kerne nicht mehr viel für eine Anwendung, es sei denn es werden viele Daten verarbeitet.
Aber! 170W TDP ist ganz schön viel. Die Hälfte davon wäre mir lieber. Wenn N4 auf N2 die tatsächliche Strukturgröße halbiert, dann wäre das ein großer Schritt hin zur Effizienz.
Auch ist der L3 Cache bei Zen6 wohl näher an der CPU dran. Das spart auch Strom. Vielleicht bekommen wir 16x 5Ghz mit unter 100W TDP.

Außerdem gibt es für den Desktop noch keine APU mit 16 Kernen. Also mit eine iGPU, die auch halbwegs gut ist.Viel besser wird nicht gehen, da RAM speed zu klein aber eine bisschen bessere iGPU als im 8700G mit 16 Cores wäre schon toll. Mit Zen 6 könnte dann eine neue APU kommen.

 

[Holt]

Wenn N4 auf N2 die tatsächliche Strukturgröße halbiert,

Nein, dies stimmt früher mal, aber nachdem GF, Samsung und TSMC damals bei ihren 20nm Prozessen, bei denen erstmal FinFET nötig war, so lange Probleme hatten und Intel schon 14nm CPU verkauft hat, als sie diese endlich gelöst hatten (GF nur indem sie den Prozess von Samsung lizenziert haben), haben sie angefangen die nm Angaben schneller zu senken als dies der vorherigen Konvention entsprach. Die hatte wirklich zur Folge, dass bei halb so vielen nm auch viermal so viele Transistoren auf der gleichen Fläche Platz hatten, z.B. bei Intel 22nm (16,5 MTr/mm²) gegenüber 45nm (3,33 MTr/mm²). TSMC N2 soll gegenüber N4 dagegen nur eine 50% höhere Transistordichte erlauben, statt viermal so vielen, wie es früher bei einer Halbierung der Zahl der Fall war. Deshalb hat Intel ja auch die nm in den Namen seiner Prozesse aufgegeben und 10nm in Intel 7 umbenannt, weil der Prozess eben bzgl. der Transistordichte mit N7 vergleichbar ist, aber die Ziffer eben immer höher ausgefallen wäre, was die Kunden dann für einen rückständigeren Prozess halten würden.

Viele denken eben noch so wie Du und haben nicht gemerkt, dass dies nicht mehr der Fall ist. 50% mehr Transistordichte bedeutet eben nur etwa 22,5% kleinere Strukturgrößen und nicht eine Halbierung der Strukturgrößen. Man ist eben inzwischen auch schon hart am Limit angekommen, da werden die Schritte dann eben immer kleiner.

dann wäre das ein großer Schritt hin zur Effizienz.

Wenn man mehr Effizienz will, muss man auf Leistung verzichten und die Power Limits senken, z.B. eben den 9950X(3D2) im Eco Mode betreiben, dann werden sie auch effizienter:

Der 285K hat bei 75W (Package Power) so etwa 1900 Punkte geschafft, so etwa 20% weniger als die knapp 2400 bei 210W also fast der dreifachen Leistungsaufnahme.

Auch ist der L3 Cache bei Zen6 wohl näher an der CPU dran. Das spart auch Strom.

Wie soll der noch näher an die CPU kommen? Der wird jetzt schon direkt auf das CPU Chiplet gesetzt und gebondet, also direkt mit dem verbunden. Dichter geht es nicht, außer AMD würde wie Intel bei Nova Lake die Dies größer machen und den großen Cache direkt auf das Die packen. Aber SRAM braucht sowieso immer einiges an Strom, gerade auch im Vergleich zu DRAM.

 

[LuxyLux]

Viele denken eben noch so wie Du und haben nicht gemerkt,

Das es nicht mehr stimmt wusste ich schon, nur nicht wie weit weg davon. Und es muss ja nicht zwingend heißen, dass es bei zukünftigen Chips auch so ist, auch wenn die Wahrscheinlichkeit groß ist.

an ist eben inzwischen auch schon hart am Limit angekommen, da werden die Schritte dann eben immer kleiner.

Jep. Wir brauchen wohl bald eine neue Art von Computer. Quantencomputer sind zwar cool aber nix für zu Hause.
Vielleicht ist der nächste Schritt mit Licht. Da können wir zwar auch nicht kleiner bauen aber es produziert sehr viel weniger Wärme und man kann mehrer Signale pro Verbindung senden.

Wenn man mehr Effizienz will, muss man auf Leistung verzichten und die Power Limits senken, z.B. eben den 9950X(3D2) im Eco Mode betreiben, dann werden sie auch effizienter:

Jap, das war geplant. Ich hatte aber keine Ahnung wie sehr die Leistung dann mit den TDP abfällt. Danke für the Graph! Kann man fragen wo der her ist?
Die Linie vom 285k schaut lustig aus, bei 105 - 125 TDP quasi kein Zuwachs an Leistung. Ist wahrscheinlich der Übergang der benutzen Cores.
Dafür ist er bei 100 TDP der mit Abstand Beste. Bei 50 auch ca 80% besser.
Bis auf den 7950x scheinen sie ja 'gut' nach oben zu skalieren. Ich dachte es es da schlimmer (so wie beim 7950x)

Wie soll der noch näher an die CPU kommen?

Da habe ich mich vertippt. Gemeint war das die CCD näher an der IO die sind. Es ist keine Lücke mehr dazwischen. Ähnlich wie beim Strix Halo.

vs ggf Zen 6:

 

[Holt]

Und es muss ja nicht zwingend heißen, dass es bei zukünftigen Chips auch so ist, auch wenn die Wahrscheinlichkeit groß ist.

Das wird nur noch schlimmer. Hier was TSMC für seine kommende Prozesse erwartet:

In der Mitte ist z.B. A16, was nichts anderes als N2P mit Backside Power Delivery (die Intel 18A schon hat) wird, ursprünglich war Backside Power Delivery direkt für N2P geplant, später wurde dann entschieden es später als A16 zu bringen. Von 2nm auf 1,6nm wäre normalerweise, also nach der alten Namensgebung, dann zu erwarten das bei 1,6nm auf 2,56mm² so viele Transistoren wie bei 2nm auf 4mm² passen, also eine etwa 56% höhere Transistordichte. Aber sie erwarten nur 7 bis 10% mehr. Für A14 werden gegenüber N2 20% mehr erwartet, es müssten aber 100%, also die doppelte Transistordichte sein.

Quantencomputer sind zwar cool aber nix für zu Hause.

Quantencomputer können nur eines wirklich gut, Zufallszahlen erzeugen, für den Rest ist das nur Hype ohne praktischen Nutzen.

Vielleicht ist der nächste Schritt mit Licht. Da können wir zwar auch nicht kleiner bauen aber es produziert sehr viel weniger Wärme und man kann mehrer Signale pro Verbindung senden.

Für die Datenübertragung, aber zum Rechnen selbst sehe ich noch keine machbare Lösung.

Danke für the Graph! Kann man fragen wo der her ist?

Von hier. Das kann man aber auch selbst für seine eigene CPU ermitteln und dann den Benchmark nehmen, der einem wichtig ist.

Die Linie vom 285k schaut lustig aus, bei 105 - 125 TDP quasi kein Zuwachs an Leistung. Ist wahrscheinlich der Übergang der benutzen Cores.

Was für ein Übergang der benutzten Kerne? Es werden immer alle Kerne genutzt. Es sieht eher wie ein Messfehler aus oder das BIOS verstellt da etwas nicht linear.

Gemeint war das die CCD näher an der IO die sind. Es ist keine Lücke mehr dazwischen.

Das würde dann bedeuten, dass AMD endlich auch auf Halbleiterinterposer umstellt um die Chiplets zu verbinden. Bisher werden sie ja wie BGA Chips auf die Trägerplatine gelötet, was die Anzahl der Verbindungen natürlich beschränkt. Mit Halbleiterinterposern kann man viel mehr Verbindungen auf der gleichen Fläche realisieren, die kosten aber eben auch mehr und die Kapazitäten für so ein Packaging sind auch limitiert. Dann wäre aber die Frage ob AMD dies für die bestehende AM5 Plattform überhaupt realisieren kann, denn meist ist das Basetile auch aktiv und dann braucht man dafür ggf. eine eigene Spannungsschiene und dies würde normalerweise eine neue Plattform bedeuten. Lange an einer Plattform festzuhalten, hat eben auch Einschränkungen zur Folge.

 

[RealMax123]

Selbst bei Zen5 ist ja erst die Ryzen 9000 Hauptlinie schon lange erhältlich, die X3Ds allerdings noch garnicht soo lange. Aber die APUs wurden ja erst kürzlich vorgestellt und sind noch immer nicht oder kaum erhältlich.

Das werte ich als Indiz das Zen6 noch ziemlich lange auf sich warten lassen wird, ich befüchte auch das es dieses Jahr wahrscheinlich nichts mehr wird.

 

[Holt]

Selbst bei Zen5 ist ja erst die Ryzen 9000 Hauptlinie schon lange erhältlich, die X3Ds allerdings noch garnicht soo lange.

Der 9800X3D erschien am 7. November 2024, also keine 4 Monate nach den ersten RYZEN 9000 die am 14. August erschienen sind. Klar der 9950X3D2 ist gerade erst erschienen, aber davon zu reden die X3D wären "noch garnicht soo lange" erhältlich, halte ich dann doch für übertrieben.

 

[LuxyLux]

Für die Datenübertragung, aber zum Rechnen selbst sehe ich noch keine machbare Lösung.

Q.ANT (aus Stuttgart) hat z.B. einen Photonik-Prozessor auf den Markt gebracht. (Breaking Lab - Video )
Oder von wo anders aus D gab es Anfang des Jahres noch die news, dass ein optischer Transistor entwickelt wurde.
Es ist wohl nicht ultra-genau. Das ist bei Neuronalen Netzen aber nicht unbedingt notwendig.

Von hier.

Danke! ich hatte gehofft man kann dort noch andere CPU auswählen. Die 4 sind aber auch schon mal gut. Ein Vergleich mit der X3D Version wäre höchstens noch interessant gewesen.

Was für ein Übergang der benutzten Kerne? Es werden immer alle Kerne genutzt. Es sieht eher wie ein Messfehler aus oder das BIOS verstellt da etwas nicht linear.

Die CPU hat ja performance und eco-Kerne. Die eco Kernen gut bei wenig TDP, die performance gut bei vielen TDP. Beide werden eine Grundlast haben und von da aus hochgehen. Bei 45W sind die P-Kerne ggf noch gar nicht hochgefahren. Mit steigender TDP verlagert sich dann die Hauptrechenarbeit von den eco Kernen auf die performance kerne.
So in der Art war das gemeint. Ob das so ist k.A. Auf jeden Fall ist es wahrscheinlich, dass je nach TDP den einzelnen Kernen ein unterschiedlicher Anteil davon zugewiesen wird.

 

[Holt]

ein optischer Transistor entwickelt wurde.
Es ist wohl nicht ultra-genau. Das ist bei Neuronalen Netzen aber nicht unbedingt notwendig.

Für eine normale CPU braucht man es aber sehr genau, daher wäre so ein Transistor nur für spezielle Anwendungen aber nicht als nächste Technik für die generelle Fertigung von Chips geeignet.

ich hatte gehofft man kann dort noch andere CPU auswählen.

Solche Tests findet man leider nur sehr selten, dabei kann man nur mit Messungen über verschiedene Betriebspunkte (also Power Limits) die Effizienz beurteilen und nicht, wie es oft gemacht wird, alleine anhand der maximalen Leistungsaufnahme bei hohen Power Limits.

Ein Vergleich mit der X3D Version wäre höchstens noch interessant gewesen.

Die verhalten sich bei Cinebench ja kaum anderes als die vergleichbaren Modelle ohne 3D Cache, die bringen meist eher ein paar weniger Punkte bei gleichem Power Limit, da der 3D Cache ja die Leistungsaufnahme erhöht, aber kaum mehr Punkte bei Cinebench bringt. Würde man einen Gamingbenchmark wählen, sähe es anderes aus, aber solche Tests sind halt eben sehr selten zu finden, da muss man nehmen was man findet oder selbst testen.

Bei 45W sind die P-Kerne ggf noch gar nicht hochgefahren.

Nein, die Kerne laufen bei Cinebench immer alle. Das habe ich mal für meinen 13900K bei CB23 Multithread mit PL1=PL2 mit verschiedenen Werten selbst ermittelt:
35W: 15656 pts P-Cores: 4 auf 2,0GHz alle anderen 2,1GHz, alle e-Kerne 1,8GHz
65W: 23501 pts P-Cores: 2 auf 3,0GHz alle anderen 3,1GHz, alle e-Kerne 2,7GHz
88W: 27369 pts P-Cores: alle 3,6GHz, alle e-Kerne 3,1GHz
105W: 28948 pts P-Cores: alle 3,9GHz, alle e-Kerne 3,3GHz
125W: 31330 pts P-Cores: alle 4,3GHz, alle e-Kerne 3,4GHz
180W: 34588 pts P-Cores: alle 4,7GHz, alle e-Kerne 3,8GHz

Auf jeden Fall ist es wahrscheinlich, dass je nach TDP den einzelnen Kernen ein unterschiedlicher Anteil davon zugewiesen wird.

Dies mag vom BIOS bzw. dessen Einstellungen abhängen, aber bei gleichmäßiger Volllast auf allen Kernen dürfte es so sein, dass ein Cluster aus 4 e-Kernen etwa die Leistungsaufnahme eines P-Kerns hat.

 

[LuxyLux]

Nein, die Kerne laufen bei Cinebench immer alle. Das habe ich mal für meinen 13900K bei CB23 Multithread mit PL1=PL2 mit verschiedenen Werten selbst ermittelt:

Interessant. Aber wie kommt dann diese Ebene in der Kurve sonst zu Stande. Messfehler wäre auch komisch.

 

[RealMax123]

Nein, die Kerne laufen bei Cinebench immer alle. Das habe ich mal für meinen 13900K bei CB23 Multithread mit PL1=PL2 mit verschiedenen Werten selbst ermittelt:
35W: 15656 pts P-Cores: 4 auf 2,0GHz alle anderen 2,1GHz, alle e-Kerne 1,8GHz
65W: 23501 pts P-Cores: 2 auf 3,0GHz alle anderen 3,1GHz, alle e-Kerne 2,7GHz
88W: 27369 pts P-Cores: alle 3,6GHz, alle e-Kerne 3,1GHz
105W: 28948 pts P-Cores: alle 3,9GHz, alle e-Kerne 3,3GHz
125W: 31330 pts P-Cores: alle 4,3GHz, alle e-Kerne 3,4GHz
180W: 34588 pts P-Cores: alle 4,7GHz, alle e-Kerne 3,8GHz

Danke für die intressante Messreihe!

Aber ist das wirklich immer fix, oder wären auch z.B. bei 105W je nach Auslastung auch andere Konstellationen möglich?

P-Kerne auf 3,9 GHz und E-Kerne auf 3,3 GHz ist sicher nicht schlecht sondern immer ein guter Kompromiss, aber in bestimmten Situatione könnte, auch z.B. 2 P-Kerne auf 4,7 GHz, weitere 2 P-Kerne auf 4,0 GHz, restliche 4 P-Cores auf 3,3 GHz, 4 E-Kerne auf 3,8 GHz und restliche 12 E-Kerne auf 1,8 GHz wahrscheinlich schon noch etwas performanter sein.

 

[Holt]

Aber wie kommt dann diese Ebene in der Kurve sonst zu Stande.

Keine Ahnung, aber jemand hat aus meinen Werte eine Graphik gemacht und da zeigt sich bei so 100W auch so ein komischer Einbruch:

Aber ist das wirklich immer fix, oder wären auch z.B. bei 105W je nach Auslastung auch andere Konstellationen möglich?

Also ich haben es nur mit CB23 ermittelt, da werden bekanntlich immer alle Kerne voll und mit der gleichen Art von Last ausgelastet, bis eben ganz am Ende eines Durchlaufes, wenn einige schon fertig sind und andere noch nicht, dann geht der Takt auf den Kernen natürlich hoch, weil die anderen ja dann Idle sind und praktisch keine Leistungsaufnahme mehr haben und daher mehr vom Power Budget für die übrig ist, die noch arbeiten.

Was deine wilden Zahl zu Taktraten auf unterschiedlichen Kernen angeht, so macht es keinen Sinn massive Lasten auf die e-Kerne zu schieben, wenn nicht alle P-Kerne ausgelastet sind. Dies kann aber bei bestimmten Prioritäten durchaus passieren, aber generell hat man die beste Effizienz wenn alle Kerne (bzw. eben jeweils alle P- und alle e-Kerne) mit dem gleiche Takt laufen, da die Effizienz besser ist, wenn der Takt nicht zu hoch ist und daher würden 2 P-Kerne mit 4,7GHz halt überproportional viel Leistungsaufnahme haben und mit weniger Effizienz arbeiten und ebenso die 4 e-Kerne die mit 3,8GHz laufen, während die andere nur auf 1,8GHz takten. Bei Lasten die alle Kerne permanent auslasten, wäre so etwas unsinnig und würde auch nicht passieren.

 

[RealMax123]

Was deine wilden Zahl zu Taktraten auf unterschiedlichen Kernen angeht, so macht es keinen Sinn massive Lasten auf die e-Kerne zu schieben, wenn nicht alle P-Kerne ausgelastet sind. Dies kann aber bei bestimmten Prioritäten durchaus passieren, aber generell hat man die beste Effizienz wenn alle Kerne (bzw. eben jeweils alle P- und alle e-Kerne) mit dem gleiche Takt laufen, da die Effizienz besser ist, wenn der Takt nicht zu hoch ist und daher würden 2 P-Kerne mit 4,7GHz halt überproportional viel Leistungsaufnahme haben und mit weniger Effizienz arbeiten und ebenso die 4 e-Kerne die mit 3,8GHz laufen, während die andere nur auf 1,8GHz takten. Bei Lasten die alle Kerne permanent auslasten, wäre so etwas unsinnig und würde auch nicht passieren.

Mein Gedankengang war das nicht alle Threads gleich wichtig sind sondern es immer irgendwelche Threads gibt auf die der User wartet oder wo der User die Performance direkt sieht, und Threads die nebenbei im Hintergrund laufen können und wo es für die User-Experience relativ egal ist wie schnell sie laufen.

Ob P-Kern oder E-Kern besser geeignet ist würde ich eher von der Komplexität des Threads abhängig machen. Für einfache Threads sollten auch die E-Kerne reichen, da könnte es zumindest nach meinem Gedankengang schon sinnvoller sein einen E-Kern Cluster mit vier E-Kernen hochzutakten, und die P-Kerne lieber "kühl" zu halten, falls demnächst komplexe Threads reinkommen die auf den P-Kernen laufen sollten.

Aber das wäre natürlich schon eine Herausforderung für das Shedduling.

 

[Holt]

Keine Ahnung wie man die Komplexität eines Threads definieren möchte, da jeder Thread aus eine Folge an Befehlen besteht und der CPU ist es egal, welche Befehle dies sind, für die sind also alle Befehle gleich komplex. Auf welchen Thread ein User gerade wartet, weiß weder der Thread noch die CPU, dies kann allenfalls der Entwickler der Software vermuten, ebenso was Hintergundprozesse sind, entsprechend kann man dann im Programm die Prioritäten der Threads festlegen. Und Kerne kühl halten, falls was kommt? Also wenn die CPU so warm wird, dass sie throttelt, dann hat man sowieso ein Problem, dies sollte nicht passieren. Generell takten die CPUs ja sowieso die Kerne die Last haben höher, wenn es nur wenige sind und wenn alle Kerne unter Last stehen, dann takten sie normalerweise nicht so hoch, außer man macht extremes Allcore-OC und versucht alle Kerne mit dem maximalen Boosttakt zu betreiben, was aber umso aufwendiger wird, je mehr Kerne die CPU hat.

 

[RealMax123]

Ich würde Throtteling nicht so negativ sehen, sondern garkein Throtteling ist eher ein Indiz das die Hardware oder zumindest die Kühlung extrem überdimensioniert ist. Zuviel Throtteling ist natürlich auch nervig.

Immer wenn Menschen im Spiel sind, egal ob Gaming oder Produktiv, wird eben für einige Fälle immer mal kurz möglichst viel Peakleistung benötigt, aber dazwischen nicht soviel.

Mit unterschiedlicher Komplexität meite ich das eine Addition einacher ist als eine Vektormultiplikation. Zwar haben bei den meisten CPUs alle Kerne den gleichen Befehlssatz und können im Prinzip (extern gesehen) die gleichen Befehle ausführen, aber (intern gesehen) können wohl schon die besseren Kerne die komplexen Befehle in weniger Takten und damit schneller ausführen als die schlechteren Kerne. Umgkehrt können sie aber einfache Befehle auch nicht schneller ausführen.

Deswegen wäre ich davon ausgegangen das es sinnvoll das der Shedduler schaut welche Befehle in einem Thread aktuell stehen, und auch prognostiziert welche Befehle erwartet werden, und sich dann entweder für P-Kerne oder E-Kerne entscheidet.

 

[Holt]

Zwar haben bei den meisten CPUs alle Kerne den gleichen Befehlssatz

Das ist bei allen so, weshalb Intel bei den Alder Lake ja auch AVX-512 deaktiviert hat, da die P-Kerne es zwar unterstützen, aber nicht die e-Kerne und da alle Kerne den gleichen Befehlssatz unterstützen müssen, wurden AVX-512 deaktiviert. Man konnte es wohl bei den Modellen ohne e-Kernen mit dem "Beta" BIOS noch aktivieren, danach aber nicht mehr. Wäre es anderes, müsste der Task Scheduler auch noch die Befehle in jedem Thread auswerten und der Aufwand wäre so groß, dass man damit alleine schon die halbe CPU auslasten könnten.