So ein Blödsinn, wer von 70% Yield redet und nicht sagt auf welchen Chip sich dies bezieht oder wenigstens wie groß der ist, hat Null Ahnung von der Chipfertigung! Die Yield hängt nämlich direkt von der Chipgröße ab! Dann von 70% nur für die mid-bins zu reden, aber die high-bins nicht einzurechnen, ist noch unsinniger, was wenn die übrigen 30% alle high-bins wären? Dann hätte man eine 100%ige Ausbeute, was natürlich illusorisch ist, aber ohne also zu wissen wie viel Prozent high-bins es gibt, sagt 70% mid-bins nichts aus.
Wer Ahnung von Halbleiterfertigung hat, der gibt Fehlerraten in Form der defect density (D0) an, die die Anzahl der Fehler pro cm² angibt. Wer nur die Yield ohne weitere Angaben zum Chip angibt, ist ein Schaumschläger den man besser ignorieren sollte, statt seinen Mist auch noch weiter zu verbreiten.
Das bei AMD nun fast alles auf N2P wechselt, halte ich auch für wenig glaubwürdig. Denn für den Desktop braucht man die höchsten Taktraten und dafür gibt es bei TSMC die X Varianten der Prozesse, bei N5 hieß der noch N5 HPC und wurde nur von AMD genutzt. Zen5 werden aktuell auch in N4X gefertigt und ich vermuten das AMD der einzige Kunde für den Prozess ist und dann auf N3X gehen wird, dazu passt auch, dass TSMC den für 2025 auf der Roadmap (vom April 2025) hat, würde N2P schon den gleichen Takt bringen, könnten sie sich den N3X Prozess auch ganz sparen. Ob die Zen6c Dies mit für die Venice Dense wirklich vom N2P profitieren, ist auch eine Frage, da diese Kerne sowieso nicht dafür designt sind hoch takten zu können und bei so vielen Kernen pro CPU auch gar nicht die dafür nötige Leistungsaufnahme pro Kerne haben können. N2 sollte hier reichen, so wie dafür ja aktuell bei Zen5c auch der normale N3 (nach dem ausbügeln von dessen Problemen nur N3B genannte) Prozess verwendet wird.
Also ich bleibe bei meiner Prognose: Die CPU Chiplet mit dann 12 normalen Zen6 Kernen, wie sie in EYPC und den Desktop RYZEN landen, werden in N3X gefertigt werden und die Chiplets mit den Zen6c Kernen, die Gerüchte sprechen von 32 Kernen pro Chiplet, werden in N2 gefertigt werden und bei so einem großen Die, will man auch einen Prozess haben, der schon weitgehend ausgereicht und bzgl. seiner Fehlerrate schon weit unten angekommen ist:
