Schnelle acht Kerne mit 3D V-Cache: AMD stellt den Ryzen 7 9850X3D offiziell vor

[Alles klar?]

Und ein IMC ist nicht aus ... Silizium? Die die nix taugen kommen gar nicht bis in die Fertigung. Wie zur Hölle machen die das nur?

 

[HardyEbw]

Noch einmal zum Verständnis:
-> Niemand will ausdrücken, dass nicht gebinnt wird.
-> Zum Ausdruck gebracht werden soll, dass der 9850X3D nicht anders gebinnt wird als beispielsweise auch der 9800X3D.

Deshalb Kontext.😉

 

[Quantum Luke]

Unfassbar, dass AMD hier die Möglichkeit auslässt mit Anno1800 zu glänzen.

Wenn jemand bereits am Boden liegt und KO ist, tritt man demjenigen nicht gegen den Kopf.

 

[cHio]

Na ja, ich dachte vielleicht an Folgendes, aber das war dann erst einmal nichts.😉

• Ankündigung 9950X3D2
• Bestätigung new CCD steppings
• Bestätigung binned memory controllers

Selbst wenn es das alles gegeben hätte, was hätte es gebracht? Sogut wie nix. IOD & Infinity Fabric limitieren Heute schon.

 

[Vince96]

Das ist BS. Die binnen jedes Stück Silizium das vom Wafer kommt, ohne eine einzige Ausnahme. Die wollen schließlich vor dem packaging wissen was sie aus dem Stück Silizium herausholen können. Ich zitiere (ausnahmsweise, weil das trifft es gut und der Prozeß als solcher kommt nicht nur in der Halbleiterbranche so vor) die KI:
Binning ist ein vielseitiger Prozess, bei dem Daten, Pixel oder Produkte in Gruppen (Bins) eingeteilt werden, um Komplexität zu reduzieren, Eigenschaften zu vereinfachen oder die Leistung zu optimieren.

Ich sage mal aus dem Kontext gerissen. Natürlich werden alle Chips vor dem Package selektiert.
Dennoch geht es darum, dass AMD beim IMC nicht auswählt welcher gut oder schlecht ist. Sobald alles nach deren funktioniert, wird es auf einem Package landen.

 

[mzero2]

AMD könnte echt auch mal wieder was Kleines, stromsparendes bringen, unterhalb eines 9600/9500F.

 

[Induktor]

Und 1%minFPS sind leider der King.

Hast du nen 9800X3D?
Hast du +200 vs Base Takt getestet?
Hast du verschiedene RAM Settings mit dem 9800X3D getestet?

Falls ja, bitte faktenbasiert gerne hier verlinken.

Ich hab das getestet. Das meiste auch größtenteils hier im Forum hochgeladen.
Getestet mit 6000-C26, 6200-C26, 6400-C26, 8200-C34/36 in verschiedenen Games.

Und wer hätte es gedacht, ich komm auf die fast die gleichen Ergebnisse wie Hardware Unboxed in seinem RAM Testing (und andere Quellen).

Ausgehend von einem 6000-28/30 Setting, holt man bei X3D CPUs kaum noch was raus mit RAM. Ja, in Benchmarks kann man hier und da noch ein paar ns oder Pünktchen gut machen, Realworld sieht's sehr bescheiden aus.

Wo RAM Tweaking ordentlich was bringen kann, ist bei den Non-X3D CPUs, aber um die geht's hier nicht.

Edit, Schreibfehler korrigiert und Quellen/ Links hinzugefügt.

 

[thom_cat]

aufgeräumt, den unsachlichen ton brauchen wir hier nicht.

 

[Zeitmangel]

Ausgehend von einem 6000-28/30 Setting, holt man bei X3D CPUs kaum noch was raus mit RAM.

Ok. Ich war da wohl am pennen, weil der 6000/30 sweetspot ist zwar bekannt, aber daß jemand es hinbekommen hat 9800X3D zum Vergleich mit 6400/26 1:1 zu fahren, diese golden samples gingen an mir vorbei. Hast DU mal ausnahmsweise einen Link?

 

[Majohandro]

Ich hatte überlegt vom 13600kf und DDR4 auf 9850X3D und DDR5 um zu steigen, aber bei den momentanen Arbeitsspeicherpreisen macht das keinen Sinn.
Gott sei dank, schlägt sich der kleine i5 mit DDR4 Ram noch recht ordentlich. Da kann man noch ein Jahr gut aushalten!

 

[Holt]

Das ganze gute Zeug wandert eh in die EPYC Sparte und der "Ausschuss" ist für uns Consumer.

Das halte ich für unwahrscheinlich, denn die Kerne in den EPYC takten ja nicht so hoch wie in den Desktop RYZEN, warum sollte man da also ein CCP dessen Kerne bis 5,7GHz schaffen, in eine EYPC CPU packen? Der maximale Boosttak der aktuellen EYPC 9005 Reihe schwankt je nach Modell zwischen 3,7GHz und 5GHz. So eine CCD kommt in einen 9950X oder es wird noch ein 3D Cache drauf gepackt und dann landet es im 9950X3D oder vielleicht nun im 9850X3D. Oder in einem EPYC 4565P bzw. EPYC 4585PX, was ja im Grunde nur EYPC Versionen der RYZEN sind.

-> Zum Ausdruck gebracht werden soll, dass der 9850X3D nicht anders gebinnt wird als beispielsweise auch der 9800X3D.

Doch natürlich wird das CCD anderes gebinnt, es muss ja nun 5,6GHz schaffen und nicht nur 5,2GHz wie beim 9800X3D.

Ausgehend von einem 6000-28/30 Setting, holt man bei X3D CPUs kaum noch was raus mit RAM. Ja, in Benchmarks kann man hier und da noch ein paar ns oder Pünktchen gut machen, Realworld sieht's sehr bescheiden aus.

Wo RAM Tweaking ordentlich was bringen kann, ist bei den Non-X3D CPUs, aber um die geht's hier nicht.

Das ist doch klar, denn der große L3 Cache sogar ja dafür, dass es weniger RAM Zugriffe gibt und damit die Performance des RAMs eben keine so große Rolle mehr spielt, vor allem dort, wo der fette L3 Cache eben richtig viel bringt, wie bei vielen Games. Wie wichtig gerade bei Games die RAM Performance ist, was sich auf die Latenz und den Durchsatz bezieht, sieht man doch gut bei Arrow Lake. Die Kerne sind schneller als die von Raptor Lake, aber der RAM Controller sitzt auf einem anderen Tile und daher ist die Latenz höher und die Gamingperformance schlechter geworden.

Mit Intel 200S konnte dies zum Teil kompensiert werden, weil die Verbindung der Tiles mit den CPU Kernen zum Tile mit dem RAM Controller beschleunigt wurden und daher die Latenz gesenkt wurde. Zusammen mit schnellen RAMs bringt das einiges, wie man hier im Test der G.Skill Trident Z5 CK mit 8.200 MT/s sieht: "Um bis zu 20 % steigen die FPS je nach Spiel an." Damals hat das 2x 24GB Kit nur 250€ gekostet, im Moment scheint es gar nicht mehr zu haben zu sein.

 

[HardyEbw]

Doch natürlich wird das CCD anderes gebinnt, es muss ja nun 5,6GHz schaffen und nicht nur 5,2GHz wie beim 9800X3D.

Logisch. Das grundlegende Prozedere allerdings bleibt gleich und unser Fokus war der IMC.

 

[Don]

AMD Ryzen 9 9950X3D2: 3D V-Cache auf beiden CCDs soll doch kommen - Hardwareluxx

AMD Ryzen 9 9950X3D2: 3D V-Cache auf beiden CCDs soll doch kommen.

www.hardwareluxx.de

 

[zog88]

Das werden dann wohl zwei 9850X3D chiplets werden die dafür zusammengeschraubt werden.
Meine Preisschätzung:
9850X3D - 550€
9950X3D² - 850€

 

[Zeitmangel]

Das ist doch klar, denn der große L3 Cache sogar ja dafür, dass es weniger RAM Zugriffe gibt und damit die Performance des RAMs eben keine so große Rolle mehr spielt, vor allem dort, wo der fette L3 Cache eben richtig viel bringt

Genial. Wasser ist nass

 

[Techlogi]

Ich tippe auf >=1.000€ für den 9950X3D².

 

[Holt]

zwei 9850X3D chiplets

Die beiden Chiplets eines 9950X3D sind identisch bzw. waren so lange identisch, bis dann auf dem einen der extra 3D L3 Cache aufbracht wurde. Das eigentliche CCD ist aber identisch, wird zuerst produziert, gebinnt und dann wird entschieden auf welche von denen mit dem zusätzlichen L3 Cache versehen werden, der ein extra Chip ist, der mit dem Die verbunden (durchkontaktiert) wird. Der 9950X3D2 bekommt dann eben einfach zwei Chiplets bei denen jeweils der zusätzliche L3 Cache "aufgebracht" wird. Das aufgebracht steht in Anführungsstrichen, weil der ja nun unter dem CCD steckt, wenn dies montiert ist.

 

[zog88]

Sensationell erklärt.
Und was genau ist an dieser Aussage anders als das es zwei 9850X(soon to bei 3D'ed) Chiplets werden, außer das der Cache nicht mit gebinnt wird?

 

[Zeitmangel]

Das halte ich für unwahrscheinlich, denn die Kerne in den EPYC takten ja nicht so hoch wie in den Desktop RYZEN, warum sollte man da also ein CCP dessen Kerne bis 5,7GHz schaffen, in eine EYPC CPU packen?

Ohne es zu wissen könnte ich vermuten, daß man den niedrigeren Takt dann auch mit spürbar niedrigerer Spannung fahren kann.

 

[Vince96]

Das halte ich für unwahrscheinlich, denn die Kerne in den EPYC takten ja nicht so hoch wie in den Desktop RYZEN, warum sollte man da also ein CCP dessen Kerne bis 5,7GHz schaffen, in eine EYPC CPU packen? Der maximale Boosttak der aktuellen EYPC 9005 Reihe schwankt je nach Modell zwischen 3,7GHz und 5GHz. So eine CCD kommt in einen 9950X oder es wird noch ein 3D Cache drauf gepackt und dann landet es im 9950X3D oder vielleicht nun im 9850X3D. Oder in einem EPYC 4565P bzw. EPYC 4585PX, was ja im Grunde nur EYPC Versionen der RYZEN sind.

Soweit ich es von Leuten direkt aus der Industrie mitbekommen habe, werden EPYC Prozessoren nach Low Leakage gebinnt ->sprich wenig Spannung und Stromverluste. Die AM5 Epyc Prozessoren sind auch keine "echten" EPYC Prozessoren, lediglich umgelabelt Ryzen Prozessoren (sieht man auch am Takt)

Beitrag automatisch zusammengeführt: Mittwoch um 14:36

Das werden dann wohl zwei 9850X3D chiplets werden die dafür zusammengeschraubt werden.

Im Prinzip ja, einer der beiden Chiplets wird aber weniger Takt können/müssen um eine saubere CCD Zuweisung im Windows hinzubekommen.

 

[Holt]

Soweit ich es von Leuten direkt aus der Industrie mitbekommen habe, werden EPYC Prozessoren nach Low Leakage gebinnt ->sprich wenig Spannung und Stromverluste.

Das kann durchaus sein, aber es bedeutet ja nicht, dass sie damit auch die höchsten Taktraten erzielen. Keine Ahnung welche Taktraten wie viele der Dies schaffen, die aus der Fertigung kommen, aber es schafft ja wohl längst nicht jeder seine AM5 auf 5,7GHz zu übertakten, dies scheinen also bzgl. des maximalen Taktes die Perlen zu sein und die landen eben sicher nicht in den EPYC CPUs.

Die AM5 Epyc Prozessoren sind auch keine "echten" EPYC Prozessoren, lediglich umgelabelt Ryzen Prozessoren (sieht man auch am Takt)

Das es im Grunde nur EYPC Versionen der RYZEN sind, hatte ich doch geschrieben. Keine Ahnung bzgl. welcher Features sich beide unterscheiden, daher wäre ich vorsichtig diese als nur umgelabelt zu bezeichnen.

 

[Zeitmangel]

Das es im Grunde nur EYPC Versionen der RYZEN sind, hatte ich doch geschrieben.

Ich vermute es ist eher umgekehrt...

 

[Gurkengraeber]

Ich dachte der 9850 bekommt mehr Kerne? Was muss ich kaufen um mehr als 8 Kerne zu bekommen, die aber alle am x3d Cache hängen?

 

[Don]

Ich dachte der 9850 bekommt mehr Kerne? Was muss ich kaufen um mehr als 8 Kerne zu bekommen, die aber alle am x3d Cache hängen?

Gibt es aktuell noch nicht.

 

[zog88]

Was muss ich kaufen um mehr als 8 Kerne zu bekommen, die aber alle am x3d Cache hängen?

Den angekündigten 9950X3d² der dann auch allen 16 Kernen den 3D-Cache hat?

AMD Ryzen 9 9950X3D2: 3D V-Cache auf beiden CCDs soll doch kommen - Hardwareluxx

AMD Ryzen 9 9950X3D2: 3D V-Cache auf beiden CCDs soll doch kommen.

www.hardwareluxx.de

 

[Gurkengraeber]

Dann warte ich mal auf den. Werde jedenfalls keine 8 Kern CPU mehr kaufen. Meine CPUs nutze ich immer so 5+ Jahre.

 

[Don]

Dann warte ich mal auf den. Werde jedenfalls keine 8 Kern CPU mehr kaufen. Meine CPUs nutze ich immer so 5+ Jahre.

Beim Ryzen 9 9950X3D2 stellt sich die Frage, in welchem Szenario er einen Vorteil bietet. Es diesem Grund warten viele auf die Zen--6-Generation, bei der dann 12 CPU-Kerne pro CCD vorhanden sind. Dann arbeiten eben 12 Kerne mit dem zusätzlichen Cache zusammen.

 

[zog88]

Es muss doch keinen Sinn haben oder großen Nutzen bringen. Es muss nur da sein.

Denn beim normalen 9950X3D könnte ja versehentlich irgend ein Task auf dem CCD ohne 3D-Cache ausgeführt werden was zu 0,00007% Leistungsverlust und massivem Einbruch der 1%Lows führt sodass das Spielerlebnis so arg zerstört wird das man monatelang nicht gamen will.

 

[Holt]

Beim Ryzen 9 9950X3D2 stellt sich die Frage, in welchem Szenario er einen Vorteil bietet.

Eben, vor genau einem Jahr hatte AMD ja selbst noch gesagt:

Ein solcher Prozessor wäre schlichtweg zu teuer und Spiele würden nicht im gleichen Maße von einem zweiten CCD mit 3D V-Cache profitieren, wie dies beim Schritt von 32 auf 96 MB L3-Cache für einen CCD der Fall ist.
...
Ein solcher Prozessor wäre einfach zu teuer und böte nicht den Leistungsvorteil, den sich viele davon erwarten.

Es bleibt eben das Problem der hohen Latenz zwischen den CCDs bzw. den CCX, bei Zen2 hatte jedes CCD ja noch zwei CCX und zwischen denen war die Latenz auch hoch, erst ab Zen3 waren alle 8 Kerne eines Chiplets dann in einem CCX. Das Problem ist halt, dass es viel aufwendiger ist, 8 Kerne alle direkt miteinander zu verbinden als nur 4. Intel nutzt dafür ja bei den Mainstream CPUs immer noch den Ringbus um diesen Aufwand linear zu halten, keine Ahnung was AMD da verwendet, aber die Core-to-Core Latency deutet eher auf Direktverbindungen hin:

warten viele auf die Zen--6-Generation, bei der dann 12 CPU-Kerne pro CCD vorhanden sind. Dann arbeiten eben 12 Kerne mit dem zusätzlichen Cache zusammen.

Wobei da die Frage bleibt, ob wieder alle Kerne, dann also 12, in einem CCX stecken oder AMD nicht wieder wie zu Zen 2 Zeiten, die Kerne eines Chiplets auf 2 CCX aufteilt und wenn, wie groß dann die Latenz zwischen diesen CCX ausfällt. Denn um zwei Kerne direkt miteinander zu verbinden, braucht man nur eine Verbindung, bei 3 Kernen sind es 3 Verbindungen, bei 4 Kernen sind es 6, jeder Kern muss also neben den beiden Verbindungen zu seinen direkten Nachbarn, was dann fast ein Ringbus wäre, ja auch noch eine zum gegenüberliegenden Kern haben. Bei 8 Kernen muss jeder Kerne 7 Ports für die Verbindungen haben um mit allen anderen verbunden zu sein und bei 12 Kernen auf einem CCX wären es schon 11 Ports für jeden Kern. Die Verbindungen brauchen dann immer mehr Platz und Energie ohne direkt zur Rechenleistung beizutragen.

Denn beim normalen 9950X3D könnte ja versehentlich irgend ein Task auf dem CCD ohne 3D-Cache ausgeführt werden

Generell sollten bei allen Modelle mit mehr als einem CCX die Tasks der Spiele immer nur auf den Kernen eines CCX laufen, da die Latenz zwischen den CCX sonst die Performance negativ beeinträchtigt und wenn es dann noch einen 3D Cache auf nur einem der CCDs gibt, wird das Problem nur schlimmer. Das dürfte auch der Grund sein, warum AMD noch vor einem Jahr gesagt hat, dass ein zweiter 3D Cache "böte nicht den Leistungsvorteil, den sich viele davon erwarten."

Wenn der 9950X3D2 denn nun demnächst erscheint, werden die Reviewer dies ja selbst ausprobieren können. Aber wenn die Tasks der Spiele weiterhin nur auf einem CCX laufen, dann dürfte der Zugewinn praktisch Null sein, wobei dies dann davon abhängt, wie weit die Kerne des einen CCX den L3 Cache des anderen nutzen können.

 

[zog88]

Zitat AMD: Was kümmert mich mein Geschwätz von gestern?
Jetzt bringen wir den 9950 Doppel X3D trotzdem.

Aber du hast Recht, sollte es möglich sein für CCX1 sowohl auf den "eigenen" Cache als auch den des gerade ungenutzten CCX2 zuzugreifen könnte das eventuell tatsächlich nochmal minimal Mehrleistung bringen.
Juhuuu bald gibts Prozessoren mit 1GB L3 Cache