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Intels Zukunft liegt im Packaging und Chiplet-Design

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intelDer Intel Architecture Day 2020 hatte zahlreiche Neuheiten zu verkünden. Dazu gehören die Tiger-Lake-Prozessoren, Intels Rettungsaktion für die Fertigung in 10 nm, die Ankündigung einer Xe-HPG Gaming-GPU und vieles mehr.

Doch auch wenn die Fertigung in 10 nm erst jetzt in Fahrt kommen wird und man erst kürzlich verkünden musste, dass sich die ersten Chips aus der Fertigung in 7 nm um sechs Monate verzögern werden, so hat man bei Intel ambitionierte Pläne.

Ein Teil der neuen Strategie zeichnet sich schon längere Zeit ab. Anstatt monolithischer Chips werden die Designs künftig flexibler. Die Lakefield-Prozessoren (Test) mit ihrem Hybrid-Design sind ein erstes Versuchsobjekt, mit Alder Lake-S und der Kombination aus jeweils bis zu acht Golden-Cove- und Gracemont-Kernen plant Intel aber auch auf dem Desktop einen solchen Ansatz.

Derzeit setzt man also noch auf monolithische Chips und multiple Dies für den Aufbau eines Chips oder besser eines Prozessors. Zukünftig aber sollen diese auf individuelle IPs setzen, die jeweils im optimalen Prozess gefertigt, flexibel an das jeweilige Anwendungsgebiet angepasst werden.

Dies hat Vorteile in der Entwicklung, die deutlich kürzer und damit günstiger sein soll, da man sich auf einzelne Funktionen konzentrieren kann. Zudem haben weniger komplexe Chips weniger Fehler, was ebenfalls in der Entwicklung hilfreich sein dürfte. Schlussendlich kann man die unterschiedlichen IPs flexibel einsetzen und in zahlreichen Designs wiederverwenden.

Intel geht sogar noch einen Schritt weiter: Zukünftig wäre es denkbar, dass ein bestimmter Desktop-Chip in unterschiedlichen Konfigurationen angeboten wird. Im Unternehmenssegment stehen andere Faktoren im Fokus als dies für einen Spieler der Fall ist. Dementsprechend könnten die Chips auf mehr oder weniger Compute-, AI-, Grafik-, Media- oder I/O-Komponenten setzen.

So nebenbei: Alder Lake ist der nominelle Nachfolger von Lakefield – so zumindest weist es Intels Roadmap aus. Man hat also schon eine Richtung eingeschlagen, die lange als zu abwegig betrachtet wurde.

Hybrid Bonding als Packaging-Zukunft

Auch beim Packaging geht Intel weiter vorwärts. Auf das Foveros-Packaging folgt das Hybrid-Bonding. Intel strebt hier weitere Verbesserungen in den verschiedenen Bereichen an. Dazu gehört den Bump Pitch von 25 bis 50 µm auf unter 10 µm zu reduzieren. Die Anzahl der Bumps wird so von 400 bis 1.600 pro mm² auf 10.000 Bumps pro mm² erhöht. Zugleich soll die Leistung pro übertragenem Bit von 0,15 auf weniger als 0,05 pJ/Bit reduziert werden.

Einen ersten Testchip mit Hybrid-Bonding-Technik hat man bereits im zweiten Quartal 2020 gefertigt.

Auch wenn Intel also erst jetzt die Fertigung in 10 nm in den Griff bekommen, Schwierigkeiten mit den 7 nm hat und diese erst beseitigen muss, so ist man beim Packaging offenbar soweit alles im Griff und schreitet weiter voran. Im Zusammenspiel mit einem modularen Ansatz zukünftiger Prozessoren wird das Packaging also immer wichtiger.