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Intel nennt technische Details zur FOVEROS-Fertigung

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intel-nervana-nnp-l-1000Vor einigen Tagen präsentierte TSMC sein Konzept bzw. einen ersten Prototypen für ein Chiplet-Design für ARM-HPC-Prozessoren. Damit möchte TSMC natürlich die eigenen Technologien wie die Chip-on-Wafer-on-Substrate (CoWoS) Packaging-Technologie oder den Low-voltage-In-Package-Interconnect (LIPINCON) präsentieren.

Die von TSMC veröffentlichten Zahlen ermöglichen aber vor allem einen Vergleich der unterschiedlichen Fertigungs- bzw. Packaging-Technologien. Dabei muss man aber darauf achten, welche Werte man vergleicht. So gibt TSMC den Bump Pitch für den Interconnect an, während dies bei den anderen Herstellern auf andere Verbindungen bezogen sein kann.

Neben den Bump Pitch, also dem Abstand der Bumps zueinander, spielt natürlich auch de Dichte, mit welcher diese zusammengepackt werden können, eine Rolle. Intel gibt diese für eine Standard-Package mit 95 pro Quadratmillimeter an. Für ein EMIB-Verfahren sollen es 560 pro Quadratmillimeter sein und die aktuelle FOVEROS-Technik bringt es auf 828 pro Quadratmillimeter.

Der Vergleich der einzelnen Chiplet-Designs zueinander zeigt die Unterschiede deutlich auf. Während AMD mit der höchsten Datenrate für den Interconnect aufwarten kann, sind Intel und TSMC scheinbar technologisch in der Lage, deutlich kompakter zu fertigen, was auch in der Auslegung der Produkte erkennbar ist. Bei Intel ist FOVEROS im Vergleich zu EMIB noch etwas weiter optimiert worden, wenngleich beide Packaging-Technologien unterschiedliche Zielsetzungen verfolgen. EMIB beschreibt die Umsetzung eines Interconnects bzw. der elektrischen Verbindungen in vertikaler Ausrichtung (2D-Designs), während FOVEROS auch in der dritten Dimension arbeitet.

Gegenüberstellung der Chiplet-Technologien
  AMD IntelIntel TSMC
Packaging MCM EMIBFOVEROS CoWoS
Channel - 1 mm- 500 µm
Interconnect Chiplet-Bumps 130 µm 45 µm36 µm 40 µm
Bump-Dichte 60 / mm² 560 / mm²828 / mm² 625 / mm²
Interconnect Infinity Fabric (IF) Advanced Interface Bus (AIB)- LIPINCON
Datenrate 10,6 GT/s 2 GT/s- 8 GB/s
Leistungsaufnahme 2 pJ/Bit 0,3 pJ/Bit0,15 pJ/Bit 0.56 pJ/bit
konkrete Umsetzung Ryzen 3. Gen
Ryzen Threadripper 3. Gen
EPYC 2. Gen
Stratix 10Lakefield -

AMD konzentriert sich auf den Desktop-Markt, in dem Baugröße und Abstände keine allzu große Rolle spielen. Damit nimmt AMD auch eine etwas geringere Effizienz für den Interconnect in Kauf. Dafür kann AMD in diesem Jahr mit ersten konkrete Produkten für den Desktop- und Servermarkt aufwarten. Die Bump-Dichte für AMD und TSMC haben wir aus dem Bump Pitch errechnet.

Auch Intel liefert mit den Stratix-10-FPGAs und den Lakefield-SoCs bereits erste Produkte aus bzw. wird dies ab dem Spätsommer tun. Für TSMC gilt dies noch nicht, denn AMD lässt seine CPU-Dies und GPUs zwar hier fertigen, das Packaging findet aber an anderer Stelle statt.