Zen 6 mit 3D V-Cache: AMD soll Cache in zwei Schichten stapeln

[Niko199112]

https://videocardz.com/newz/amd-zen-6-to-primarily-use-tsmc-n2p-n3p-for-low-end-mobile-skus

 

[Zeitmangel]

Dann wäre das ja geklärt

 

[Holt]

Zen6 möglicherweise mit über 7ghz:

AMD Ryzen X mit 7 GHz: Ganz wilde Gerüchte um Zen 6

Ganz wilde Gerüchte zu AMDs Zen 6 und Ryzen X/10000 machen jetzt die Runde und sprechen von Taktfrequenzen von mehr als 7 GHz.

www.pcgameshardware.de

Das Gerücht als falsch zu entlarven ist einfach: N2X steht in TSMCs Roadmap erst für 2027:

Die Zen6 RYZEN sollen Ende 2026, Anfang 2027 erscheinen, also viel zu früh für N2X, zumal zwischen dem Beginn der Fertigung und dem Erscheinen der Produkte im Handel noch einige Monate liegen.

Zen6 (Classic) Kerne werden wahrscheinlich in N3X gefertigt, dies passt von der Zeit her und AMD hat die großen Kerne immer mit der X Variante der TMSC Prozesse gefertigt, die für die höchsten Taktraten gemacht ist, aktuell halt N4X. Die kompakten Zen6c Kerne werden in N2 gefertigt werden, damit kommt EPYC dann auch auf die 256 Kerne (und Zen6c ist ja auch Zen6), die man auf der bekannten AMD Folien sieht Derzeit werden die Dies mit den Zen5c Kernen ja auch in N3 und damit einem fortschrittlicheren Prozess als die große Kerne gefertigt, aber die müssen ja auch nicht auf so hohe Taktraten kommen, können sie auch gar nicht, da sie ja kompakt gemacht wurden, indem man alles (z.B. Redriver für die Signale) entfernt hat, was dafür nötig ist um Platz zu sparen und brauchen sie nicht, da sie in Server CPUs mit sehr vielen Kernen verwendet werden, wo pro Kern nur wenige Watt übrig sind und das reicht sowieso schon nicht für einen hohen Takt.

"Ganz wilde Gerüchte" ist da schon die passende Überschrift, man könnte auch Clickbait schreiben.

Gestapelter X3D-Cache für den Desktop? Eher nicht, das sehe ich nur für EPYC. Da wird von den leakern wieder alles in einen Topf geworfen.

Das Problem von großen Caches ist, dass deren Verwaltung auch aufwendiger wird und damit im Prinzip mehr Zeit braucht. Die Hitrate steigt außerdem nicht proportional zur Größe des Caches und damit bringt mehr Cache ab einer bestimmten Größe immer weniger und wenn die Verwaltung dann noch länger dauert, dann kann der große Cache sogar langsamer als ein kleinerer sein. Dazu kommen die Kosten und auch die Leistungsaufnahme, SRAM braucht ja auch einiges an Strom.

Na ja, Hauptsache Klicks generiert.

Eben.

https://videocardz.com/newz/amd-zen-6-to-primarily-use-tsmc-n2p-n3p-for-low-end-mobile-skus

N3P wäre möglich, aber traditionell nutzt AMD die X Variante (bei N5 wurde diese noch HPC genannt), nicht die P Variante der Prozesse. N2P, welches ja nach anderen Gerüchten mit Nova Lake in Verbindung gebracht wird, wäre zeitlich extrem knapp und dann ist es eine Frage der Volumen, denn die Kapazitäten steht ja nicht gleich zu Beginn der Fertigung massenhaft zur Verfügung, die werden dann erst aufgebaut, wenn der Prozess rund läuft. Für die kompakten Zen6c Kerne braucht man die P Variante des Prozesses auch nicht, da die sowieso keine hohen Taktraten haben.

Meine Prognose bleibt, dass N2 (ohne Zusatz) für Zen6c wird und N3X für die normalen Zen6 Kerne, was jeweils ein Sprung um eine Generation gegenüber den aktuellen Zen5 (N4X) und Zen5c (N3B) wäre, wobei N3B die verbesserte Variante der problematischen, ursprünglichen N3 Fertigung ist, die auch Intel für Arrow Lake nutzt. Auch bei TSMC läuft eben nicht immer alles glatt, N3 war so ein Fall wo es anfangs nicht rund lief und vielleicht wird es auch einen N2B Prozess geben müssen, dann wäre es eben N2B für Zen6c statt N2.

 

[RealMax123]

Wenn ich mir anschauen was für die Ryzen 9000G Serie auf Zen5 und Zen5c Basis geplant ist, bin ich für die Ryzen 10000 Serie auf Zen6 und Zen6c nicht so optimistisch, sondern fürchte eher das es eine Weiterentwicklung ist.

Meine Vorstellung oder Befürchtung geht dahin das man vielleicht eine Variante mit maximal 8 Zen6 und 4 Zen6c Kernen und eine zweite Variante mit 8 Zen6 und 3D Cache macht. Dann wäre zwar die Ankündigung von bis zu 12 Kernen pro CCD einghaltet, aber eben doch eine kleine Mogelpackung, die ich für realistisch halte.

 

[Holt]

Vergiss nicht, dass die G (also die APUs, wobei nun ja auch die CPUs eine iGPU im I/O Die haben) andere Dies verwenden, nämlich monolithische Design, weil die Idle Leistungsaufnahme der Chiplet Design recht hoch ist, zu hoch für Modelle mit geringer TDP. Da kann man dann normale und c Kerne mischen, aber dies wird bei den EYPC nicht passieren, nicht einmal Intel bietet die großen Xeons als Hybrid CPUs an, sonder entweder nur mit P oder nur mit e-Kernen. Die Desktop CPUs nutzen bisher immer die gleichen Dies wie die Classic EPYC mit den normalen (also nicht c) Kernen und bei den EYPC macht es AMD wie Intel, entweder gibt es nur normale oder nur c Kerne, aber nicht gemischt.

Daher sehe ich wenig Risiko, dass die 12 Kern CCDs dann 8 normale und 4 c Kerne enthalten werden, es werden 12 große Kerne pro CCD sein. Ob bei den X3D Modellen dann auch alle 12 Kerne aktiv sein werden, ist natürlich nicht zu 100% sicher, aber warum sollte AMD dies nicht machen? Dies halt ich nicht für realistisch und der Blick auf die G Modelle ist nicht hilfreich wenn es um die Desktop CPUs mit Chiplet Design geht, da diese eben die Chiplets der EYPC verwenden.

Beitrag automatisch zusammengeführt: Gestern um 01:17

Um das "Ob bei den X3D Modellen dann auch alle 12 Kerne aktiv sein werden, ist natürlich nicht zu 100% sicher" noch mal klarer zu machen: Ich würde bei einem 10800X3D erwarten, dass der alle 12 Kerne aktiv hat, was aber nicht bedeutet, dass AMD nicht auch (vermutlich später) einen 10700X3D mit 10 Kernen und / oder einen z.B. 10600X3D mit 8 Kernen und jeweils zusätzlichem L3 Cache bringen könnte. Aber wenn das CCD 12 große Kerne hat, dann wird es auch ein Modell mit diesem Die mit allen aktiven Kernen und dem zusätzlichem L3 Cache geben. AMD weiß, dass dies ist, worauf die Gamer warten. Würden sie wieder nur maximal 8 Kerne pro Die mit zusätzlichem L3 Cache anbieten, wären sicher weit weniger Leute zum Upgrade ihrer 7800X3D oder 9800X3D bereit.

 

[-T0N1-]

Von wann oder woher ist denn deine Roadmap? Die, die MLID in seinem Video (shorts) hat, spricht von zumindest 2026 für N2X.

 

[RealMax123]

Bei der Ryzen 8000G Serie war AMD aber mit den Zen4c Kernen sparsamer und hat sie nur bei den Einstiegsvarianten verbaut, ab der Mittelklasse gab es auch da nur vollwertige Zen4 Kerne. Aber jetzt bei der Ryzen 9000G Serie sollen die Zen5c Kerne ja durch die Bank kommen. Und deswegen gehe ich eben davon aus, da man vielleicht auch bei der Ryzen 10000 Serie auf eine ähnliche Strategie setzen könnte. 12 vollwertige Zen6 Kerne und noch dazu 3D Cache klingen für mich zu schön um wahr zu sein.

3D Cache auf allen Kernen hätte man schon jetzt anbieten können wenn man einfach zwei CCDs mit 3D Cache verbaut hätte.

Mit einem Baukasten aus 2 verschiedenen Grundmodellen und durch Aussortierung Varianten kann man schon viel machen:

A1 CCD: 8x Zen6 + 4x Zen6c
A2 CCD: 6x Zen6 + 4x Zen6c
A3 CCD: 6x Zen6 + 2x Zen6c

B1 CCD: 8x Zen6 + 3D Cache
B2 CCD: 6x Zen6 + 3D Cache
B3 CCD: 8x Zen6
B4 CCD: 6x Zen6

Da wären dann folgende Topmodelle denkbar:

2x A1: 24 Kerne (16 Zen6 Kerne + 8 Zen6c Kerne)
2x B1: 16 Zen6 Kerne mit 3D Cache auf beiden CCDs
A1+B1: 20 Kerne (8 Zen6 Kerne mit 3D Cache, 8 Zen6 Kerne ohne 3D Cache, 4 Zen6c Kerne)

 

[Holt]

Von wann oder woher ist denn deine Roadmap?

Vom April 2025 vom TSMC Tech Symposium 2025:

TSMC Tech Symposium 2025

What's new and noteworthy in the foundry's aggressive technology roadmap.

semiengineering.com

Aktueller geht es wohl kaum. Hier findet sich die 2024er Roadmap und damals war N2X noch für 2026 vorgesehen, was sich aber eben auf der 2025er Roadmap auf 2027 verschoben hat, denn auch bei TSMC läuft nicht immer alles nach Plan, sondern manchmal dauern die Dinge auch da länger als gedacht.

MLID ist keine seriöse Quelle, der wirft immer alles an die Wand und sieht was dann richtig war und löscht die ganzen Videos wo er falsch lag, damit es hinterher so aussieht als hätte er alles richtig vorhergesagt. Wenn man aber zahlreiche verschiedene Vorhersagen macht, dann wird natürlich neben vielen falschen auch die richtig dabei sein, was nur nichts nutzt, ihm aber Klicks und damit Geld bringt.

Aber jetzt bei der Ryzen 9000G Serie sollen die Zen5c Kerne ja durch die Bank kommen. Und deswegen gehe ich eben davon aus, da man vielleicht auch bei der Ryzen 10000 Serie auf eine ähnliche Strategie setzen könnte. 12 vollwertige Zen6 Kerne und noch dazu 3D Cache klingen für mich zu schön um wahr zu sein.

Nachmal: Die G sind die APUs mit einem monolithischem Die und nicht mit dem Chiplet Design der CPUs, seit den Zen2 RYZEN 3000. Die CPU teilen sich schon seit den ersten Zen die CPU Chiplets mit den EPYC CPUs und zwar die großen Classic Kerne, nicht die kompakten c Kerne, denn deren Die hat schon jetzt mehr als 8 Kerne, aber man kann da keinen zusätzlichen V-Cache aufsetzen. Daher wird AMD auch zukünftig diese Dies nehmen, vielleicht gemischt einen Die mit den großen Kernen und einen Die mit den kompakten c Kernen, aber selbst daran glaube ich eher weniger.

Die ganzen Kombinationen die Du da beschreibst, stimmen alle nicht, da die CCDs für Zen6 12 statt 8 klassische Kerne haben werden, für den 24 Kerner braucht man also nur 2 CCDs und es ist auch fraglich ob überhaupt drei unter den HS passen. Die Chiplets mit den konpakten Zen6c Kernen werden wohl 32 Kerne pro Chip haben, von denen dann maximal 8 in einen EYPC passen. Die sind halt größer als die Chiplets mit 12 normalen Zen6 Kernen, von denen bis zu 16 in einem EPYC sitzen. Damit dürfte das Chiplet mit den 32 Zen6c Kernen wohl gar nicht unter den HS der RYZEN passen, weil man da ja auch immer noch den I/O Die braucht. Aber während es bei den 12 normalen Kernen für die Chiplet keinen Widerspruch gibt, die Gerüchte sind sich da alle einig, ist das mit den 32 Kernen für die kompakten Zen6c Kerne wohl noch nicht so sicher, bei Zen5c sind es bisher 16 Kerne von denen dann bis zu 12 in einer CPU sind, was maximal 192 Kerne ergibt. Bei Zen6 werden es maximal 256 Kerne geben, aber durch 12 geteilt, ergibt dies 21,3 und damit keine sinnvolle Anzahl an Kernen. Es gab aber wohl ein Bild auf dem 8 CPU Chiplets zu sehen waren und damit ergeben sich dann 32 Kerne pro Chiplet.

Für die G Modelle, also die APUs, könnte es Kombinationen wie 8x Zen6 + 4x Zen6c geben aber bei den CPUs wird es ein oder zwei CPU Chiplets mit je 12 Kernen geben, wobei je nach Modell dann einige Kerne deaktiviert sein werden. Das Spitzenmodell wird wohl alle 24 Kerne haben, ob es dann darunter ein Modell mit 20 Kernen geben wird oder das nächst kleinere Modell nur 16 Kerne bekommt, wird man sehen müssen, dies dürfte selbst AMD noch nicht entschieden haben.

 

[Zeitmangel]

Zen6 (Classic) Kerne werden wahrscheinlich in N3X gefertigt,

Ich weiß nicht... Hast du mit der Zeit irgendwelche Resistenzen entwickelt oder gibt es bei dir Inselbegabungen die hier nicht greifen? Der Tape-out von Venice ist durch. Das sind Classic. Venice sind auch die CCDs von Ryzern. Der Tape-out war in N2.

(unabhängig von dem Quatsch mit 7Ghz)

PS:
Ich finde deine Beteiligung an den Threads zu Massenspeichern gut. Da merkt man auch, daß es ein Thema ist was dir liegt...

 

[Holt]

Der Tape-out von Venice ist durch. Das sind Classic. Venice

Wo steht das? Bisher gibt es von AMD zu Venice die Folie mit 256 Kernen, was dann keine Classic Venice sind, sondern die Compact mit den Zen6c Kernen und die Zen6x Kernen werden in N2 gefertigt. Da aber beide EYPC Varianten einfach nur Venic genannt werden und AMD auch in solche Folien nicht zwischen Zen6 und Zen6c unterscheiden, gibt es eben diese Missverständnisse die zu den Clickbait "Leaks" einladen. Das hatten wir doch alles bei Zen5 schon, da haben auch manche darauf bestanden, dass die in N3 gefertigt werden, was aber eben nur für die Zen5c Kerne stimmt.