Aka Gerüchte, die werden auch nicht wahrer, nur weil sich alle möglichen Leute (Techseiten, YTuber) auf das Gerücht stürzen und es wiederholen, weil sie vom Click Bait was abhaben wollen. Bisher gibt es dafür meines Wissens keine zweite Quelle, denn alle wiederholen nur den einen Leaker.
2x12 Kerne (24 Kerne, 48 Threads) oder 4 x 8 Kerne (32 Kerne, 64 Threads in 2 nm Verfahren),
Es werden wohl 2x12 Kerne bei den CCDs mit den klassischen Zen6 Kernen sein, aber 2nm dürfte es nur bei den Zen6c Compact Kerne sein, denn die großen Kerne werden immer in der Variante des TSMC Prozesses für höchste Taktraten (die mit dem X am Ende) produziert, aktuell N4X. Daher ist hier N3X wahrscheinlicher, da es für N2X noch zu früh wäre, es dauert eben einige Zeit bis die Prozess ausgereift und für hohe Taktraten optimiert worden sind. Aktuell ist es ja auch so, dass die Chiplets mit den Zen5c (Compact) Kernen in N3 gefertigt werden, also einem eine Stufe moderneren Prozess als die klassischen Zen5 CCDs, aber die kompakten Kerne takten sowieso nicht so hoch und die EYPC mit diesen Kernen haben sowieso sehr viele Kerne und damit wenig Watt pro Kern, dass man keinen Prozess braucht der hohe Taktraten erzielen kann.
auch der I/O DIE wird in 2 nm Verfahren produziert,
Das wäre viel zu teuer und dazu kommt, dass die Strukturen bei allem was höhere Leistungen übertragen muss, wozu eben die I/O Ausgänge gehören, sowieso recht groß sein müssen um nicht zu schnell zu altern. Daher können auch bei den gleichen Fertigungen unterschiedlich große Transistoren gefertigt werden. Wozu bräuchte man im I/O Die die neuste Fertigung? Um eine stärkere iGPU zu realisieren? Die wurde ja wohl sowieso nur eingebraut, weil der Die eine bestimmte Größe braucht um die ganzen Verbindungen realisieren zu können.
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