Cadence zeigt ersten DDR5-Speichercontroller

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Nachdem Cadence eine Zusammenarbeit mit TSMC für eine Wafer-on-Wafer-Technologie angekündigt hat, folgte nun die Vorstellung eines Speichercontrollers und PHY-IP für DDR5. Es handelt sich um ein IP-Interface im Prototypen-Stadium, welches den DDR5-Standard der JEDEC in einer ersten Version unterstützt.Der von Cadence entwickelte Chip wurde von TSMC in 7 nm gefertigt und erreicht Transferraten von 4.400 MT/s. Damit soll er um 35 % schneller als bisher verfügbarer DDR4-Speicher mit 3.200 MT/s sein. Um den DDR5-Speicher an...

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[Holzmenn]

Ich freu mich schon auf DDR5!