Hot Chips 2026: Intel nennt Details zu Diamond Rapids

[HWL News Bot]

Nachdem der erste Tag der Hot-Chips-Konferenz den Speicherherstellern gehörte, betraten am zweiten Tag vorwiegend die CPU-Hersteller die Bühne. Unter anderem sprach Intel über Wildcat Lake, NVIDIA über die eigene Vera-CPU sowie IBM und ARM über die Wiederauferstehung der Server-CPUs im Zeitalter von Agentic AI.
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[Holt]

Nach Clearwater Forest hat also auch Diamonds Rapids den L3 Cache im Basetile, ob wir dies nicht am Ende auch bei Nova Lake sehen werden?

 

[chup5]

Die monolithischen Zeiten sind für diese Klasse von Siliziumkonstruktionen offensichtlich endgültig vorbei.

 

[Holt]

Die Xeons sind schon länger nicht mehr monolithisch aufgebaut, als dies bei den Intel Desktop CPUs noch der Fall war. Schon Sapphire Rapids (Xeon Scalable Gen 4) die im Januar 2023 erschienen sind, bestanden in der XCC Variante aus Tiles die per EMIB verbunden wurden.

 

[Schrotti]

Rechnet sich doch sonst nicht. Im Falle eines defektes muss man dann nicht den kompletten Chip wegwerfen.

 

[denni]

Die monolithischen Zeiten sind für diese Klasse von Siliziumkonstruktionen offensichtlich endgültig vorbei.

Naja bei der Komplexität der aktuellen Chips wären die Kosten bei einem Defekt wohl zu extrem.

 

[Holt]

Im Falle eines defektes muss man dann nicht den kompletten Chip wegwerfen.

Nein, je nachdem wo der Defekt ist, gibt es ja die Möglichkeit z.B. bei CPUs eben einen Kern zu deaktivieren. Außerdem geht auch beim Packaging mal was schief und dann muss man auch alle Dies wegwerfen. Aber vor allem wird die maximale Fläche die man belichten kann, immer kleiner, bei High-NA EUV (26 + 16,5mm) halbiert sie sich noch einmal gegenüber EUV (26 x 33mm) und die Grenzen voll auszunutzen ist auch nicht optimal. Dazu kommt, dass die neusten Prozesse immer teurer werden und die Tile Designs es eben erlauben, wie hier nur für die Kerne die neusten 18A-P Fertigung zu nehmen, aber selbst deren L3 Cache auf die Basetiles auszulagern, welches im älteren und damit günstigeren Intel 3 Prozess gefertigt werden. Nebenbei bekommt man mehr Kerne untergebracht, weil diese Xeons ja nun auch einen 3D Cache verwenden, der L3 liegt ja nun auf dem Basetile unterhalb des Tiles mit den Kernen, welches daher kompakter ausfällt, als wenn der L3 Cache auch dort untergebracht wäre, zumal SRAM bei den neusten Prozessen auch schlechter als Logik skaliert.

 

[chup5]

Sram und dram skalieren wohl so ziemlich gar nicht mehr, wie ich las. Blöd.

 

[IronAge]

Nach Clearwater Forest hat also auch Diamonds Rapids den L3 Cache im Basetile,,ob wir dies nicht am Ende auch bei Nova Lake sehen werden?

Eher nicht, da Novalake anders als Diamond Rapids weiterhin Ringbus nutzt.

Ich meine auch gelesen zu haben dass auch der bLLC auf dem Computetile sitzen soll, was in Sachen Latenz und Kühlung Vorteile bieten sollte. (gegenüber VCache bei Ryzen)

 

[Holt]

Die Latenz hängt ja vor allem von der Cacheverwaltung ab, denn zumindest L2 SRAM ist ja mit dem L1 SRAM vom Aufbau her immer identisch und tat trotzdem eine höhere Latenz. Da wird man also abwarten müssen, wie die Latenzen jeweils konkret ausfallen werden, aber ob linear oder als durchkontaktierter 3D Cache dürfte für die Latenz nicht entscheidend sein. Ich frage mich auch, ob der NVL bLLC ein großer L3 Cache ist, wie es hier steht oder ein L4 Cache, wie es die Tabelle hier bei TH andeutet, die z.B. für den 28 Kerner 144MB bLLC und zugleich 36MB L3 Cache angibt.

 

[IronAge]

bLLC in der Mitte des Compute Tile/Ringbus müsste doch geringere Latenz haben als wenn es als seperates Tile mit zusätzlicher Latenz duch den Interconnect ausgeführt würde.

 

[Holt]

Die Latenz hängt von der Art der Verbindung ab, bei Hybrid Bonding, also Durchkontaktieren, wie es auch AMD bei seinem X3D Cache macht und wie es Intel bei Clearwater Forest und auch Diamond Rapids, wo die CPU Tiles auf die Basetiles durchkontaktiert werden, sollte die Latenz nicht schlechter werden. Die Latenz leidet, wenn es wie bei Arrow Lake gemacht wurde, wo die Kerne auf einem Tile und der RAM Controller auf einem anderen sitzt und beide eben mit einer seriellen Verbindung verbunden sind, was man ja auch daran sieht, dass man deren Takt erhöhen kann und sich die Latenz dann verbessert. Da sitzen die Dies eben nebeneinander und es wird EMIB zur Verbindung verwendet, also nicht direkt durchkontaktiert.

Hier mehr dazu:

Hot Chips 2026: intel kehrt EMIB für CPUs den Rücken - große Hoffnungen im Foundry-Geschäft - Hardwareluxx

Hot Chips 2026: intel kehrt EMIB für CPUs den Rücken - große Hoffnungen im Foundry-Geschäft.

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