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Auf der Hot-Chips-Konferenz präsentierte Intel erste, genauer gesagt weitere Details zu Wildcat Lake (Core Series 3) und Diamond Rapids (nächste Xeon-Generation mit Performance-Kernen). Auffällig und interessant sind dabei die technischen Entscheidungen, die für die höchst unterschiedlichen Plattformen gefällt wurden.
Während Intel für Panther Lake (Core Ultra Series 3) dabei auf Foveros 2.5D setzt, soll Wildcat Lake als preisbewusster Prozessor nicht nur im Ausbau sparsam agieren, sondern Intel hat auch beim Packaging eine bewusste Entscheidung getroffen. Die Anbindung der Chips findet demnach nicht per Foveros oder EMIB statt, sondern man setzt hier auf UCIe (Universal Chiplet Interconnect Express) bzw. ein organisches Package-Substrat.
Ohne den Basis-Die vergrößert sich jedoch der Bump-Pitch erheblich – von 36 µm bei Foveros auf 110 µm bei UCIe. Das hat mehrere Konsequenzen: Es werden höhere Datenraten (GT/s) benötigt, um die geringere Bump-Dichte auszugleichen, und sowohl die I/O-Fläche als auch die Controller-Fläche wachsen an. In Summe ist der Die-to-Die-Interconnect-Bereich der Core Series 3 rund 70 % größer als der entsprechende Bereich bei der Core Ultra Series 3 – ein Trade-off, der laut Intel angesichts der MCP-Kosteneinsparungen als lohnenswert bewertet wurde.
UCIe arbeitet mit einer paketbasierten Datenübertragung, die eine gewisse zusätzliche Latenz verursacht. Bei den langsameren Sideband-Signalen spielte dieser Aspekt ursprünglich keine vergleichbare Rolle. Da UCIe unmittelbar in Boot-, Debug-, Security- und Display-Protokolle eingebunden ist, stellte die zeitliche Abstimmung zwischen Daten- und Kontrollsignalen einen der wichtigsten Schwerpunkte bei der Validierung dar. Um das Bring-up abzusichern, implementierte Intel zusätzliche Fuses sowie verschiedene Survivability-Mechanismen, die einen robusten und zuverlässigen Start der UCIe-Verbindung ermöglichen sollen.
UCIe-S anstatt EMIB für Diamond Rapids
Eine ähnliche, aber anders gelagerte Entscheidung hat Intel auch für Diamond Rapids gefällt. Beim Packaging setzt Intel auf das Hybrid Bonding Interface (HBI), das das Unternehmen unter der Bezeichnung Foveros 3D Direct führt. Die Verbindung zwischen IMH- und Base-Tiles erfolgt über ein D2D-Interface (Die-to-Die), das auf Substrate Copper Links (UCIe-S) basiert.
Bei Intel bezeichnet UCIe-S die "Standard Package"-Variante von UCIe. Sie ist für Verbindungen über ein organisches Package-Substrat ausgelegt und unterscheidet sich damit grundlegend von Foveros Direct 3D, bei dem die Chiplets über ein dichtes Kupfer-zu-Kupfer-Hybrid-Bonding direkt miteinander verbunden werden. Die Core-Tiles werden vertikal per Foveros Direct 3D mit den Base-Tiles verbunden, während die Base-Tiles und die zentralen Fabric-Hub- beziehungsweise IMH-Tiles über UCIe-S in der Package-Ebene kommunizieren. Intel beschreibt UCIe generell als standardisierte Die-to-Die-Verbindung mit Physical Layer, Adapter- und Protokollebene.
Technisch besteht UCIe-S nicht lediglich aus Kupferleitungen im Substrat. Die eigentliche Verbindung umfasst eine PHY mit Sendern und Empfängern, Clocking, Link-Training, Lane-Management sowie die eigentliche Datenübertragung. Bei UCIe 1.x ist ein Standard-Package-Modul mit bis zu 16 Daten-Lanes ausgelegt. Die einzelnen Lanes arbeiten unidirektional, sodass sich eine Vollduplex-Verbindung ergibt. Hinzu kommen separate Signale für Validierung, Tracking und einen weitergeleiteten Takt. Der UCIe-PHY übernimmt unter anderem die Initialisierung und das Training der Verbindung, die Zuordnung von Daten zu Lanes, gegebenenfalls Lane-Reversal beziehungsweise Width Degradation sowie die Übertragung der Sideband-Kommunikation.
Auf der Protokollebene arbeitet UCIe mit einem D2D-Adapter zwischen PHY und darüberliegendem Protokoll. UCIe kann dabei unter anderem PCIe- und CXL-Protokolle transportieren, ist also nicht auf eine proprietäre Nutzdatenstruktur beschränkt. Die Übertragung erfolgt paketiert beziehungsweise in standardisierten Flits, wodurch neben der reinen elektrischen Übertragung zusätzliche Aufgaben wie Flow Control, Fehlererkennung und gegebenenfalls Retransmission hinzukommen. Genau hier liegt auch ein wichtiger Unterschied zu einer rein proprietären, sehr eng gekoppelten Die-to-Die-Verbindung: UCIe benötigt zusätzliche Logik für Standardisierung und Interoperabilität, gewinnt dafür aber eine klar definierte Schnittstelle zwischen unterschiedlichen Chiplets.
Bei Intels Umsetzung über Substrate Copper Links ist der physische Kanal vergleichsweise lang und langsam gegenüber einer Foveros-Direct-Verbindung. Die Signale laufen durch das Package-Substrat zwischen den räumlich getrennten Tiles. Das erlaubt Intel, beispielsweise die Fabric-Hubs zentral und die Compute Building Blocks beziehungsweise Base-Tiles darum herum anzuordnen, ohne für jede Verbindung einen Silizium-Interposer oder EMIB einsetzen zu müssen. Der Vorteil liegt damit weniger in der maximal möglichen Bandbreitendichte als in der Kombination aus ausreichender Bandbreite, vergleichsweise niedrigen Kosten und einer gleichmäßigen Anbindung der Tiles. Für Diamond Rapids erklärte Intel, dass gerade die gewünschte gleichmäßige und latenzarme Verbindung zu den Memory-Hubs ein Grund für UCIe-S anstelle von EMIB war.
Für die technische Bewertung ist deshalb wichtig, UCIe-S nicht mit Foveros Direct 3D gleichzusetzen. Foveros Direct optimiert die physische Die-to-Die-Verbindung auf extrem hohe Kontaktdichte, kurze elektrische Wege und niedrige Energie pro übertragenem Bit. UCIe-S verfolgt dagegen einen stärker standardisierten Ansatz und nutzt die Package-Substrat-Ebene. Intel kann damit unterschiedliche Packaging-Technologien innerhalb eines SoCs kombinieren: Foveros Direct für besonders eng gekoppelte 3D-Verbindungen und UCIe-S für die Verbindungen zwischen weiter voneinander entfernten Tiles. Genau diese Kombination ist ein wesentlicher Bestandteil der disaggregierten Architektur von Diamond Rapids.
Für Intels aktuelle Chiplet-Architekturen lässt sich UCIe-S damit als eine Art standardisierte "Package-Fabric-Verbindung" einordnen. Sie ist nicht so physisch dicht wie Foveros Direct 3D und nicht primär auf maximale Die-to-Die-Bandbreite ausgelegt, bietet aber eine standardisierte, skalierbare und vergleichsweise kosteneffiziente Möglichkeit, voneinander getrennte Tiles innerhalb eines Packages zu verbinden. Bei Diamond Rapids wird diese Eigenschaft genutzt, um die 3D-gekoppelten Compute-/Base-Tile-Blöcke über die Substrat-Ebene mit den zentralen Memory- und I/O-Fabric-Hubs zu verbinden.
SK Hynix setzt auf Intel Foundry mit EMIB
EMIB scheint bei den Prozessoren von Intel somit keine Rolle mehr zu spielen. Mit Sapphire Rapids setzte Intel noch massiv auf EMIB, um die einzelnen Tiles innerhalb des Packages miteinander zu verbinden. In der XCC-Variante kamen insgesamt zehn EMIB-Verbindungen zwischen den vier Compute-Tiles zum Einsatz; bei der Xeon-Max-Variante mit HBM2E stieg die Zahl durch zusätzliche Verbindungen zu den HBM-Stacks sogar auf 14.
In den nachfolgenden Xeon-Generationen wurde der Einsatz von EMIB zwar nicht vollständig aufgegeben, die Architektur entwickelte sich jedoch zunehmend in Richtung einer Kombination verschiedener Packaging-Techniken. Während Granite Rapids weiterhin auf EMIB für die 2,5D-Verbindungen zwischen Compute- und I/O-Tiles setzt, nutzt Clearwater Forest bereits Foveros Direct 3D für die Verbindung von Compute- und Base-Tiles. Mit Diamond Rapids geht Intel nun einen weiteren Schritt und setzt für die Verbindungen zwischen den Base-Tiles und den zentralen Fabric-Hub-Tiles auf UCIe-S statt EMIB.
Aber EMIB ist damit aber keineswegs vom Tisch. Vielmehr zeigte SK Hynix auf, wo EMIB bzw. die angepasste Variante EMIB-T zum Einsatz kommen wird. Für das Packaging aus Compute-Die und HBM wird SK Hynix auf CoWoS-L und EMIB setzen.
Das dürfte bedeuten, dass Intel Foundry in den kommenden Monaten deutlich mehr Aufträge bekommen wird. Dort, wo HBM von SK Hynix verbaut wird, kann Intel Foundry Packaging-Partner sein.
