Hot Chips 2026: Intel nennt Details zu Diamond Rapids

[HWL News Bot]

Nachdem der erste Tag der Hot-Chips-Konferenz den Speicherherstellern gehörte, betraten am zweiten Tag vorwiegend die CPU-Hersteller die Bühne. Unter anderem sprach Intel über Wildcat Lake, NVIDIA über die eigene Vera-CPU sowie IBM und ARM über die Wiederauferstehung der Server-CPUs im Zeitalter von Agentic AI.
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[Holt]

Nach Clearwater Forest hat also auch Diamonds Rapids den L3 Cache im Basetile, ob wir dies nicht am Ende auch bei Nova Lake sehen werden?

 

[chup5]

Die monolithischen Zeiten sind für diese Klasse von Siliziumkonstruktionen offensichtlich endgültig vorbei.

 

[Holt]

Die Xeons sind schon länger nicht mehr monolithisch aufgebaut, als dies bei den Intel Desktop CPUs noch der Fall war. Schon Sapphire Rapids (Xeon Scalable Gen 4) die im Januar 2023 erschienen sind, bestanden in der XCC Variante aus Tiles die per EMIB verbunden wurden.

 

[Schrotti]

Rechnet sich doch sonst nicht. Im Falle eines defektes muss man dann nicht den kompletten Chip wegwerfen.

 

[denni]

Die monolithischen Zeiten sind für diese Klasse von Siliziumkonstruktionen offensichtlich endgültig vorbei.

Naja bei der Komplexität der aktuellen Chips wären die Kosten bei einem Defekt wohl zu extrem.

 

[Holt]

Im Falle eines defektes muss man dann nicht den kompletten Chip wegwerfen.

Nein, je nachdem wo der Defekt ist, gibt es ja die Möglichkeit z.B. bei CPUs eben einen Kern zu deaktivieren. Außerdem geht auch beim Packaging mal was schief und dann muss man auch alle Dies wegwerfen. Aber vor allem wird die maximale Fläche die man belichten kann, immer kleiner, bei High-NA EUV (26 + 16,5mm) halbiert sie sich noch einmal gegenüber EUV (26 x 33mm) und die Grenzen voll auszunutzen ist auch nicht optimal. Dazu kommt, dass die neusten Prozesse immer teurer werden und die Tile Designs es eben erlauben, wie hier nur für die Kerne die neusten 18A-P Fertigung zu nehmen, aber selbst deren L3 Cache auf die Basetiles auszulagern, welches im älteren und damit günstigeren Intel 3 Prozess gefertigt werden. Nebenbei bekommt man mehr Kerne untergebracht, weil diese Xeons ja nun auch einen 3D Cache verwenden, der L3 liegt ja nun auf dem Basetile unterhalb des Tiles mit den Kernen, welches daher kompakter ausfällt, als wenn der L3 Cache auch dort untergebracht wäre, zumal SRAM bei den neusten Prozessen auch schlechter als Logik skaliert.

 

[chup5]

Sram und dram skalieren wohl so ziemlich gar nicht mehr, wie ich las. Blöd.

 

[IronAge]

Nach Clearwater Forest hat also auch Diamonds Rapids den L3 Cache im Basetile,,ob wir dies nicht am Ende auch bei Nova Lake sehen werden?

Eher nicht, da Novalake anders als Diamond Rapids weiterhin Ringbus nutzt.

Ich meine auch gelesen zu haben dass auch der bLLC auf dem Computetile sitzen soll, was in Sachen Latenz und Kühlung Vorteile bieten sollte. (gegenüber VCache bei Ryzen)

 

[Holt]

Die Latenz hängt ja vor allem von der Cacheverwaltung ab, denn zumindest L2 SRAM ist ja mit dem L1 SRAM vom Aufbau her immer identisch und tat trotzdem eine höhere Latenz. Da wird man also abwarten müssen, wie die Latenzen jeweils konkret ausfallen werden, aber ob linear oder als durchkontaktierter 3D Cache dürfte für die Latenz nicht entscheidend sein. Ich frage mich auch, ob der NVL bLLC ein großer L3 Cache ist, wie es hier steht oder ein L4 Cache, wie es die Tabelle hier bei TH andeutet, die z.B. für den 28 Kerner 144MB bLLC und zugleich 36MB L3 Cache angibt.

 

[IronAge]

bLLC in der Mitte des Compute Tile/Ringbus müsste doch geringere Latenz haben als wenn es als seperates Tile mit zusätzlicher Latenz duch den Interconnect ausgeführt würde.

 

[Holt]

Die Latenz hängt von der Art der Verbindung ab, bei Hybrid Bonding, also Durchkontaktieren, wie es auch AMD bei seinem X3D Cache macht und wie es Intel bei Clearwater Forest und auch Diamond Rapids, wo die CPU Tiles auf die Basetiles durchkontaktiert werden, sollte die Latenz nicht schlechter werden. Die Latenz leidet, wenn es wie bei Arrow Lake gemacht wurde, wo die Kerne auf einem Tile und der RAM Controller auf einem anderen sitzt und beide eben mit einer seriellen Verbindung verbunden sind, was man ja auch daran sieht, dass man deren Takt erhöhen kann und sich die Latenz dann verbessert. Da sitzen die Dies eben nebeneinander und es wird EMIB zur Verbindung verwendet, also nicht direkt durchkontaktiert.

Hier mehr dazu:

Hot Chips 2026: intel kehrt EMIB für CPUs den Rücken - große Hoffnungen im Foundry-Geschäft - Hardwareluxx

Hot Chips 2026: intel kehrt EMIB für CPUs den Rücken - große Hoffnungen im Foundry-Geschäft.

www.hardwareluxx.de

 

[IronAge]

also nicht direkt durchkontaktiert.

Was es auch bei NVL nicht geben soll, sondern laut der jüngeren Gerüchte eben wie ein größerer L3 Cache auf dem Compute Tile, was auch schneller wäre als ein gestackter VCache.

 

[Holt]

Also die Gerüchte um die Diesize von 150mm² für das Die mit bLLC gegeüber 110mm² für das ohne bLLC, sind ja vom Februar und damit nicht so neu, oder gibt es neuere?

 

[IronAge]

Nein, wurde aber durch neure Gerüchte und Leaks bestätigt, hast du neuere die auf Foveros 3D hinweisen oder wie kommt es zu der Mutma8ung ?

 

[Holt]

Weil Intel EMIB den Rücken zukehrt und bei Diamond Rapids wie bei Clearwater Forest den L3 Cache ins Basetile packt. Es würde Sinn machen dies auch für Nova Lake so zu machen, vor allem wenn es um die bLLC Modelle geht, dort dann ebenfalls Intel Foveros 3D Direct zu verwenden um die CPU Tile klein zu halten und die Verbindung der beiden CPU Tiles effizienter zu gestalten als dies mit EMIB möglich ist. Außerdem sind zwei Dies mit je 150mm² ganz schön groß um dann zusammen mit den übrigen Tiles noch unter den HS zu passen.

 

[IronAge]

Arrow Lake mit einer geringeren Energiedichte war ja schon problematisch hinsichtlich Abfuhr der Verlustleistung.
Und die Vorteile einer vergrößerten Oberfläche sind ja nicht von der Hand zu weisen, also gibt es auch gute Gründe daran festzuhalten.
Dazu kommt dass die Kapazitäten für Foveros Direct 3D Packaging von Intel begrenzt und teuer sind,
und daher erst mal den lukrativeren Server CPUs vorbehalten bleiben werden.

 

[Holzmann]

wurde aber durch neure Gerüchte und Leaks bestätigt

Finde den Fehler

 

[IronAge]

Finde den Fehler

Wenn du als Intel Insider mit was besserem/handfesterem aufwarten kannst, gerne her damit.

Auf jeden Fall mehren sich die Hinweise wie es kommen wird, was ja auch dankbar aufgegriffen wird.

 

[Holt]

Und die Vorteile einer vergrößerten Oberfläche sind ja nicht von der Hand zu weisen, also gibt es auch gute Gründe daran festzuhalten.

Wobei die Frage ist, wie sehr es hilft, wenn mehr als die Hälfte der Fläche Cache ist und die Hitze sowieso vor allem im Bereich der Kerne anfällt, der ja aber bei den bLLC Modellen nicht größer sein wird als bei denen ohne mit der gleichen Anzahl an Kernen.

Dazu kommt dass die Kapazitäten für Foveros Direct 3D Packaging von Intel begrenzt und teuer sind,
und daher erst mal den lukrativeren Server CPUs vorbehalten bleiben werden.

Die Fertigungskapazitäten für 18A(-P) sind aber auch beschränkt und nur die CPU Tiles der Xeon Server CPUs werden exklusiv nur in 18A (Clearwater Forest) bzw. 18A-P (Diamond Rapids) gefertigt, während bei NVL ein Teil bei TSMC in N2 gefertigt werden wird. Aber man sehen, vielleicht wird es bei den Modellen mit Dual CPU Tile ja dann anderes aussehen als bei denen mit einem CPU Tile, wo die 150mm² Diesize kein Problem sein werden und keine zwei CPU Tiles verbunden werden müssen. Die Dual Tile sollen ja als letzte erscheinen und dürften nur einen geringen Anteil aller NVL ausmachen.

 

[RealMax123]

Einerseits wird die Nachfrage nach den wahrscheinlich recht teuren Dual-Tile Modellen nicht riesig sein, allerdings können auch nur die wirklich deutlich mehr Leistung erreichen als Arrow Lake (Refresh).

So gesehen wäre es wohl nicht verkehrt gewesen umgekehrt mit den Dual Tile Modellen anzufangen. Zumal anfangs auch noch die Boards teuer sein werden. Aber für Leute die höchste Ansprüche haben, wären teure Sockel 1954 Boards und teurer DDR5-RAM kein Hinderniss.

Der Rest ist eigentlich mit Arrow Lake (Refresh) noch glücklich, oder oft aus Kostengründen sogar mit Raptor Lake (Refresh) oder Alder Lake in Kombination mit günstigem DDR4.

 

[Holt]

Einerseits wird die Nachfrage nach den wahrscheinlich recht teuren Dual-Tile Modellen nicht riesig sein, allerdings können auch nur die wirklich deutlich mehr Leistung erreichen als Arrow Lake (Refresh).

Die Dual CPU Chiplet Modellen werden sich nicht günstig und nicht die Masse der Nova Lake ausmachen, aber ich sehe nicht, dass nur diese deutlich mehr Leistung als Arrow Lake (Refresh) liefern können. Wobei die Frage ist, auf welche Performance man sich bezieht. Singlethread hängt vom maximalen Boosttakt und der IPC ab, beim Takt würde ich gegenüber Arrow Lake keine großen Unterschiede erwarten, bestenfalls wenige Hundert MHz mehr. Bei der IPC soll einen größeren Sprung geben, also so 10 bis 20% wären daher zu erwarten. Die Multithreadperformance gewinnt von der gestiegenen IPC natürlich ebenso, aber auch von der Effizienz des Fertigungsprozesses, der bei gleichem Power Limit und gleicher Anzahl an Kernen dann ja mehr Takt erlaubt, zumindest solange man überhaupt ein Power Limit setzt und nicht die CPU Allcore auf dem maximalen Boosttakt zu betreiben. Dann kommen ja noch die 4 LPE Kerne dazu, wobei unklar ist wie viel diesen dann noch zu MT Performance beitragen.

Für die meisten hier dürfte es aber um die Gamingperformance gehen, für die neben der Singlethreadperformance oder eher der Performance pro core bei Last auf wenigen Kernen, dann auch die RAM Performance, da vor allem die Latenz, eine große Rolle spielt, wie man ja gerade bei Arrow Lake gesehen hat. Da dürften die bLLC Modelle einen so gewaltigen Sprung bedeuten, wie es die X3D bei AMD machen. Bzgl. der Gamingperformance sollten also auch die bLLC mit nur einem CPU Tile deutlich mehr Leistung als Arrow Lake (Refrsh) bieten. Wie es bei den kleineren Modellen ohne bLLC aussehen wird, muss man abwarten, denn auch wenn der RAM Controller nicht wie bei Panther Lake auf dem CPU Tile sitzen soll, so soll Intel die Latenznachteile diesmal vermieden haben, wenn die Gerüchte stimmen.

 

[IronAge]

Die P-Cores sind die Hotspots das ist klar, muss man halt mal sehen wie das Layout von Cores / Cache / E-Cores dann aussieht.
Dass der bLLC in der Mitte vom Compute Tile zwecks besserer Latenz sitzen soll wurde ja auch bereits geleakt.
Eben so dass der IMC noch immer im SoC Tile sitzen soll, aus thermischen und Effizienzgründen.
Der IMC/System Agent bei Arrow Lake profitiert z.B. stark von geringeren Temperaturen, benötigt dann auch weniger Spannung (VCCSA).

 

[Holt]

Eben so dass der IMC noch immer im SoC Tile sitzen soll, aus thermischen und Effizienzgründen.

Also ich würde eher davon ausgehen, dass es um DDR6 ging, was ja ursprünglich mal in der zweiten Hälfte diesen Jahres auf den Markt kommen sollte und es ist einfacher nur ein SoC Tile zu überarbeiten, sollte die finale Spezifikation vom Draft abweichen auf dem die Entwicklung basiert hat, als alle verschiedenen Varianten der CPU Tiles zu überarbeiten. Bei Panther Lake sitzt der RAM Controller ja auf dem CPU Tile, der war aber auch sowieso zu früh für DDR6.

Der IMC/System Agent bei Arrow Lake profitiert z.B. stark von geringeren Temperaturen, benötigt dann auch weniger Spannung (VCCSA).

Dafür ist aber die Latenz so mies, dass Arrow Lake bei den Gamern durchgefallen ist und Intel die Preise massiv senken musste, um die überhaupt los zu werden.

 

[IronAge]

Durchgefallen ist der bei den Hardcore-Gamern vor allem weil er keinen VCache aufweisst.
Ohne hätte Ryzen mit dem harten FCLK Bottleneck und ungünstigen Speicherteilern bei hohem Speichertakt in Spielen das Nachsehen.

 

[Holt]

Raptor Lake hat auch keinen VCache und ist bei den Hardcore Gamern nicht durchgefallen.

 

[IronAge]

Raptor Lake hat auch hauptsächlich mit Ryzen 4 konkurriert, dessen Takt deutlich geringer war, auch wegen der thermisch ungünstigen Platzierung vom VCache.
Nicht wenige Hardcore Gamer sind selbst von 13th/14th Gen auf Ryzen 5 X3D gewechselt, Beispiele gibt es selbst hier im Forum genug.

 

[Nighteye]

Durchgefallen ist der bei den Hardcore-Gamern vor allem weil er keinen VCache aufweisst.
Ohne hätte Ryzen in Spielen das Nachsehen.

Sehe ich nicht so.
Der 9700X ist in Star Citizen bei den wichtigen 1% lows nicht wirklich dem 7800X3D & 9800X3D unterlegen.
Man sollte die Kirche im Dorf lassen. X3D ist overhyped, sagt sogar Intel.

Ich hab gestern mit nem Kumpel Star Citizen gebencht.
Wir beide auf AM4, beide mit RDNA 3, gleicher Server, standen direkt nebeneinander. Er hatte doppelt so viel FPS wie ich.
Seine CPU: 5900X, ich 5800X3D.
Danach haben wir Cinebench Single & Multicore Tests gemacht, beide CPU,s average.
Also mein 5800X3D war in Ordnung, dennoch hatte er doppelt so viel FPS wie ich, ohne X3D Cache, wegen 4 Kernen mehr.
Kann die Tests gern posten falls das jemand nicht glaubt. Haben Screenshots gemacht.
X3D ist einfach overhyped. der bLLC wird Intel auch nicht retten wenn das gesamtpacket der CPU nicht passt.
Wie Holt schon sagte, auf die Latenzen kommt es an.
Ich hoffe Intel nimmt abstand vom 2:1 Ramteiler, denn dieser ist mitmaßgeblich für die höheren Ram Latenzen.
Aber es sieht leider bisher so aus, als bleibt Intel bei dem unterlegenen Ramteiler.

 

[IronAge]

 

[Nighteye]

Wieso zweifelst du an Intels worten ?
Ich dagegen glaube Intel (Robert Hallock) dass der bLLC/X3D nicht so viel bringen wird.
Neben den Benchmarks die ich eben gepostet habe, hier noch die Quelle von Intel.
PS: Ich hab übrigens 2 Spiele gepostet, Doom & Star Citizen, die beide auf modernen APIs (Vulkan) laufen, und zeigen, der Cache bringt bei diesen Modernen Apis wirklich nicht viel mit 10-12%.
Robert Hallock hat also recht, der Cache bringt nur viel bei alten APIs.