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RISC-V wird schneller und sparsamer: SiFive Core IP 20G1

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sifiveDas Thema RISC-V haben wir bisher etwas sträflich behandelt. Dabei ist RISC-V als Hardware-Open-Source-Entwicklung ein ähnlich wichtiger Schritt, wie er dies als Linux in der Softwarewelt ist. SiFive hat nun mit der Core IP 20G1 die nächste Generation in dieser Entwicklung vorgestellt.

Mit der Core IP 20G1 wertet SiFive seine Produktpalette weit auf. Innerhalb der U7- und E2-Serie wird die Leistung um den Faktor 2,8 gesteigert. Zugleich soll die Leistungsaufnahme um 25 % sinken und die Fläche in der Fertigung wird um 11 % verringert. Die Verbesserungen sollen in die komplette SiFive 3-, 5- und 7-Serie einfließen, aber es gibt natürlich populäre Produkte, die durch die Verbesserungen in den Bereichen Power, Performance und Area (PPA) besonders stark profitieren sollen.

Die Veränderungen in der Core IP 20G1 fassen alle Verbesserungen der vergangenen neun Monate zusammen. Sie sind als General Release 2020 festgelegt und beenden die Namensgebung nach Jahr und Monat, wie sie bisher vorgenommen wurde. Der letzte große Release hörte auf den Namen Core IP 19.08.

Die PPA-Verbesserungen zeigen sich außerdem im Online-Designer für die verschiedenen RISC-V-Designs, die bei SiFive ganz einfach online zusammengestellt werden können. Wer an einem Prozessor interessiert ist, muss sich zunächst für eine 32- und 64-Bit-Variante entscheiden. Hinzu kommt eine Auswahl entsprechender Betriebssysteme. Danach kann innerhalb der E-, S- und U-Serie ein ganz individuelles Chipdesign zusammengestellt werden.

Neben einigen vordefinierten Designs können diese auch angepasst werden. So ist es möglich die Anzahl der Kerne zu verändern, Fließkommaeinheiten hinzuzufügen oder das Design dahingehend zu verändern, dass es nur eine Pipeline oder mehrere Cycle gibt, in der die Befehlssätze abgearbeitet werden. Auf die Kerne folgt eine Auswahl an Data- und Instruction-Cache-Kapazitäten und auch ein L2-Cache kann nach Wunsch hinzugefügt werden. Weitere Komponenten sind die zur Verfügung stehenden Ports und Sicherheitsfunktionen.

Die SiFive Core-IP basiert auf der RISC-V-Architektur, also einer offenen Befehlssatzarchitektur. RISC steht für Reduced Instruction Set Computing und beschreibt einen Befehlssatz, der einfach zu dekodieren und extrem schnell auszuführen sein soll. RISC-V ist nicht patentiert und darf frei verwendet werden. Der RISC-V-Architektur und Unternehmen wie SiFive wird eine große Zukunft prognostiziert. Ihr offener Ansatz soll Entwicklungszeiten verkürzen und vor allem die Kosten für eine solche deutlich reduzieren.