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BFloat16 für Cooper Lake aber nicht Ice Lake

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intelIn der vergangenen Woche hat Intel die "Intel Architecture Instruction Set Extensions and Future Features Programming Reference" (PDF) veröffentlicht. Darin wird das bestätigt, was bereits bekannt und auch von Intel bestätigt wurde: Die nächste Xeon-Generation auf Basis der Cooper-Lake-Architektur wird AVX512_BF16 und damit den Datentyp BFloat16 hardwarebeschleunigt berechnen können.

Für etwas Verwirrung sorgt die Tatsache, dass Intel in seinem eigenen Dokument die Unterstützung für AVX512_BF16 nur für "Future Cooper Lake" aufführt. Für die AVX-512-Instruktionen mit der Erweiterung der Vector Neural Network Instructions (VNNI), also AVX512_VNNI, spricht Intel von "Cascade Lake and later". Dies bedeutet, die Befehlssätze werden auch von den nachfolgenden CPU-Architekturen unterstützt. Für AVX512_BF16 scheint dies nicht der Fall zu sein.

Auf der einen Seite wäre es etwas seltsam, wenn Cooper Lake die Unterstützung für die AVX512_BF16-Befehlssätze bieten würde, der Nachfolger Ice Lake aber nicht. Auf der anderen Seite ergäbe sich für Intel eine Möglichkeit der Differenzierung zwischen Xeon-Prozessoren auf Basis von Cooper Lake und Ice Lake.

Die Implementierung neuer Befehlssätze bedeutet auch immer, dass diese gewisse Voraussetzungen an die Architektur stellen. Die Integration von AVX512_VNNI in die Cascade-Lake-Xeons ist keine einfache Freischaltung per Firmware oder Microcode – die Skylake-Xeons können diese Befehlssätze aufgrund fehlender Hardware gar nicht verarbeiten.

Offenbar sind die Cooper-Lake- und Ice-Lake-Architektur mit unterschiedlichen Ansätzen konzipiert worden. Sollte sich bestätigen, dass die Cooper-Lake-Xeons AVX512_BF16 unterstützen werden, die Ice-Lake-Xeons aber nicht, wäre dies sicherlich ein Novum in der Xeon-Familie. Über die Gründe lässt sich nur spekulieren. Cooper Lake soll nur als Zwischenlösung erdacht worden sein, um die Wartezeit bis zu den Ice-Lake-Xeons aus der 10-nm-Fertigung zu überbrücken. Die Ice-Lake-Architektur als solches befindet sich aber schon seit geraumer Zeit in der Entwicklung und sollte die Cooper-Lake-Architektur als Skylake-Derivat etwas später in der Entwicklung gestartet worden sein, könnte sich der zunehmende Einfluss des Deep-Learning-Trainings und Inferencing in Form der solcher Befehlssätze in der Cooper-Lake-Architektur geäußert haben, hat aber nicht mehr den Weg in die Ice-Lake-Architektur geschafft.

Anandtech hat sich mit Intel in Verbindung gesetzt, aber keine direkte Antwort auf die Frage erhalten, warum die Cooper-Lake-Architektur die AVX512_BF16-Befehlssätze unterstützt, die Ice-Lake-Architektur aber nicht:

"At this time, Cooper Lake will add support for Bfloat16 to DL Boost.  We’re not giving any more guidance beyond that in our roadmap."

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Kommentare (9)

#1
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Kapitän zur See
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Was auch kein Wunder ist, da die Cooperlake SP-Kerne sicherlich einfach neuer sind als die Icelake SP-Kerne.
#2
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Admiral
Beiträge: 21919
es geht glaub um das fehlende "and later" bei BF16
#3
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www.twitter.com/aschilling
[printed]-Redakteur
Tweety
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Ist beides richtig. Ice Lake ist grundsätzlich bereits länger fertig entwickelt. Cooper Lake wurde aufgrund der 10-nm-Probleme später ersonnen und konnte aufgrund der Neuausrichtung mit Bfloat16 bedacht werden, was bei Ice Lake nicht mehr einfließen konnte. Die Frage ist halt, wie wichtig ist Bfloat16 für den Markt und welche Auswirkungen hat es, wenn Cooper Lake es beherrscht, Ice Lake in der späteren Generation dann nicht mehr.
#4
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Registriert seit: 31.07.2006

Kapitän zur See
Beiträge: 3248
Ist natürlich jetzt echt schwer vorherzusagen, wie es da jetzt weitergeht. Kommt Icelake SP jetzt doch noch parallel zu CooperLake? Wird er letztendlich doch gecancelt und durch Tigerlake SP ersetzt? Fragen über fragen.
Denn mit einem gerigeren Befehlssatz als Nachfolger ist Icelake SP doch arg unwahrscheinlich. Das könnte das erste echte Opfer der ganzen Fertigungsverspätung sein.
#5
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PorscheTown
Vizeadmiral
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Da war doch was letztes Jahr: Intel stellt Nervana NNP-L1000 alias Spring Crest für 2019 in Aussicht - Hardwareluxx
Bin mal gespannt wie sich bfloat16 mit der Xeon CPU verhält.
FMA4 wurde auch recht schnell auf die dGPUs "Ausgelagert" da es doch etwas heiß wurde für die CPU.
Aber inzwischen können die CPU Sockel auch locker 300W+ ab. :d
#6
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Registriert seit: 29.08.2018

Oberleutnant zur See
Beiträge: 1363
Zitat
FMA4 wurde auch recht schnell auf die dGPUs "Ausgelagert" da es doch etwas heiß wurde für die CPU.

Woher hast du das?

Zen1 unterstützt FMA4, halt nicht offiziell, aber es funktioniert trotzdem.
FMA4 instruction set hidden, but is working on AMD Zen processors

Zen2 unterstützt es vielleicht wieder offiziell.
#7
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PorscheTown
Vizeadmiral
Beiträge: 7221
Zitat Gamerkind;26894694
Woher hast du das?

Zen1 unterstützt FMA4, halt nicht offiziell, aber es funktioniert trotzdem.
FMA4 instruction set hidden, but is working on AMD Zen processors

Zen2 unterstützt es vielleicht wieder offiziell.

Hi, z.B. hier: Fused multiply-add – Wikipedia
Offizieller Standard: Die FMA-Operation ist im Standard IEEE 754-2008 festgelegt.
Wobei 2008 das Jahr der Spezifikation war, also alle GPUs nach 2008 sollten es beherrschen. ;)
#8
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Registriert seit: 29.08.2018

Oberleutnant zur See
Beiträge: 1363
Wie immer gehst du auf mein Posting nicht ein:\
#9
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PorscheTown
Vizeadmiral
Beiträge: 7221
Zitat Gamerkind;26894729
Wie immer gehst du auf mein Posting nicht ein:\

Was genau meinst du denn?
Wenn du etwas konkreter wärst, könnte ich tiefer auf dich eingehen. <- klingt besch...eiden, ich weiß.

CPUs können FMA4 seit 2011.
Beim Piledriver sind das 8x 128Bit oder 4x 256Bit (FMAC)
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