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Intel i9-7920X: 12 Kerne mit 2,9 GHz für 1.189 US-Dollar

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intel-core-i9 Bereits vorgestellt hat Intel die Core-X-Prozessoren auf Basis von Skylake-X und Kaby Lake-X mit vier bis zehn Kerne. Zudem ist bisher bekannt, dass die erste Ausweitung der Serie in Form des Core i9-7920X mit 12 Kernen und 24 Threads kurz darauf erscheinen wird. Auch einen Preis gab Intel hier mit 1.199 US-Dollar bereits an. Nun aber hat Intel eine neue, offizielle Preiliste veröffentlicht und führt den Prozessor hier auch mit einem Takt von 2,9 GHz auf.

In der Preisliste von Intel wird der Core i9-7920X mit 16,5 MB Cache, 12 Kernen, 24 Threads sowie einem Basis-Takt von 2,9 GHz aufgeführt. Bisher hat Intel sich noch nicht zum Takt der Modelle mit mehr als zehn Kernen äußern wollen. Mit 2,9 GHz ist der Core i9-7920X deutlich langsamer als der Core i9-7900X mit einem Basis-Takt von 3,3 GHz. Keine Anhaben gibt es derzeit zu den Turbo-Taktraten des Core i9-7920X. Der Preis wird in der Liste mit 1.189 US-Dollar aufgeführt – 10 US-Dollar weniger als ursprünglich angekündigt.

Die Core-X-Prozessorserie im Überblick
Modell Kerne / Threads Grundtakt /
Turbotakt (2.0 / 3.0)
L3-Cache Channel / Speicher Lanes TDP Preis
Core i9-7980XE 18 / 36 - / - / - - - - - 1.999 USD
Core i9-7960X 16 / 32 - / - / - - - - - 1.699 USD
Core i9-7940X 14 / 28 - / - / - - - - - 1.399 USD
Core i9-7920X 12 / 24 2,9 GHz / - / - 16,5 MB - - - 1.189 USD
Core i9-7900X 10 / 20 3,3 GHz / 4,3 GHz / 4,5 GHz 13,75 MB Quad DDR4-2666 44 140 W 999 USD
Core i7-7820X 8 / 16 3,6 GHz / 4,3 GHz / 4,5 GHz 11,00 MB Quad DDR4-2666 28 140 W 599 USD
Core i7-7800X 6 / 12 3,5 GHz / 4,0 GHz / NA 8,25 MB Quad DDR4-2400 28 140 W 389 USD
Core i7-7740X 4 / 8 4,3 GHz / 4,5 GHz / NA 8,00 MB Dual DDR4-2666 16 112 W 339 USD
Core i5-7640X 4 / 4 4,0 GHz / 4,2 GHz / NA 6,00 MB Dual DDR4-2666 16 112 W 242 USD

Derzeit fehlen neben den Turbo-Taktraten auch die Angaben zum Speicherinterface, der Anzahl an PCI-Express-Lanes sowie der Thermal Design Power. Die Xeon-Modelle kommen auf eine TDP von bis zu 165 W und erreichen einen Turbo-Takt von bis zu 4,2 GHz. Die Anzahl der PCI-Express-Lanes liegt bei den Xeon-Varianten bei 48. Allerdings lässt sich dies bezogen auf die TDP und die Taktraten nicht so ohne weiteres vergleichen bzw. ableiten.

Der Intel Core i9-7920X soll ab August im Handel verfügbar sein.

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Kommentare (45)

#36
Registriert seit: 20.12.2003
Karlsruhe
Fregattenkapitän
Beiträge: 2868
Du scheinst da was grundlegendes nicht verstanden zu haben, würde sich Ryzen/TR/Epyc wie ein Knoten verhalten wäre diese Diskussion doch obsolet. Nach den bisherigen Infos und dem bisherigen Stand der Technik ist jedes Die ein Numa Knoten, denn jedes Die hat einen eigenen MC auf den aber alle Kerne aller Dies per gemeinsamen Adressraum über die IB Zugriff haben (das ist die Definition von Numa), wie der Anandtech Test beim Speicherzugriff ja auch schön zeigt, ja man könnte das selbst auf den L3 Cache des Ryzens runterbrechen, Stichwort Threadpinning pro CCX, ist dort aber noch nicht so gravierend.

Wie gut das funktionieren wird, muss sich erst zeigen, die Problematik, dass TR/Epyc mehrere Numa Knoten sind kann man aber nicht "weg-fake-new'sen".
#37
Registriert seit: 09.04.2011

Oberleutnant zur See
Beiträge: 1443
Zitat DonL;25692249
Ryzen hat eine Verbindung zwischen zwei einzelnen CCX, das ist nach euerer Definition bereits ein NUMA Node,

Lies Dir die Bedeutung des Begriffs NUMA durch. Es gehört definitiv ein getrennter Speicher dazu, den man auch bei den Speicherbenchmarks für EPYC für die vier Dies eindeutig sehen kann. Ob es sich bei den beiden CCX von Ryzen schon um zwei NUMA-Knoten handelt, könnte man nur dadurch herausfinden, dass man entsprechende Streambenchmarks mit gepinnten Threads durchführt. Da aber bisher noch nie ein HEDT-System NUMA-Knoten hatte, weiß faktisch niemand von den Redakteuren auf was er da zu achten hätte. Fakt ist, AMD meldet die beiden CCX nicht als NUMA-Knoten dem Betriebssystem, was aber für die vier Dies eines EPYCs gemacht wird. Was man bei Anandtech sehen konnte, dass es wegen dieser Konstruktion bei Ryzen eine erhöhte Latenz zwischen den beiden CCX gibt. Solange sie diese beiden CCX am selben Memory Controller hängen, wäre das nicht ideal aber das macht es nicht zu zwei NUMA-Knoten.
#38
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Registriert seit: 31.07.2006

Kapitän zur See
Beiträge: 3075
Die CPU ist für die Software vollkommen transparent, wen interessiert das NUMA-Bashing hier? IF kann viel mehr als bisherigen Kohärenz-Protokolle. Ihr zeigt die ganze Zeit auf den Braunbären und habt aber nen Chiwawa im Kopf und meint "das ist ja auch ein Hund"...

Holt
Auf den Quatsch geh ich nicht ein, es macht einfach keinen Sinn mit jemandem zu diskutieren, der nicht mal rechnen kann.
2 Zepplin Dies werden sicher nicht mehr verbrauchen als 2x 1 Zepplin Die, erst recht nicht mit neuem Stepping. Klar könnte Threadripper bis 220W ziehen, wenn du es mit nem Powervirus drauf anlegst, das aber bei 3,5-3,7GHz allcore-Turbo im Torture-Test. Das packt nicht mal der 7900X mit seinen nur 10 Kernen, schau dir den THG-Test doch an...
#39
Registriert seit: 20.12.2003
Karlsruhe
Fregattenkapitän
Beiträge: 2868
Stimmt, wie können wir nur in einem Hardwareforum über die Vor-/ und Nachteile bestimmter Architekturen/Szenarien/Workloads sprechen... besser ist natürlich Verschweigen und blos nicht ansprechen, dann geht die Problematik von alleine weg, wie ja sonst auch, oh man :wall:

Und wie effektiv die IB ist, weißt du natürlich schon, is klar ne? Dass TR/Epyc ein NUMA-System ist(wird), ist Fakt, wie sehr die IB den bisherigen Flaschenhals bei NUMA lösen kann, müssen Test zeigen, die haben wir aber noch nicht. Was soll also die schönrednerei von euch? Niemand streitet ab, dass es besser sein könnte.
#40
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Registriert seit: 31.07.2006

Kapitän zur See
Beiträge: 3075
Da gibts nichts zu verschweigen, es ist einfach Schwachsinn, weil es für die Software eh 100% transparent ist. Hier wird was konstruiert um das zu bashen, das hat nichts mit konstruktiver Kritik zu tun. Wenn man sowas diskutieren möchte, das bist du hier aber auch einfach am falschen Ort.
#41
Registriert seit: 20.12.2003
Karlsruhe
Fregattenkapitän
Beiträge: 2868
Korrekt, abgesehen von speziell angepasster Software, sieht die Software einfach den kompletten Speicherbereich, hat aber keine Ahnung über welchen MC der Zugriff letzten Endes läuft, wenn der über die IB läuft, ist das in jedem Fall langsamer als wenn der Zugriff über den MC des Dies auf dem der Thread ausgeführt wird läuft.
#42
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Registriert seit: 31.07.2006

Kapitän zur See
Beiträge: 3075
nicht langsamer, nur höhere Latenz, was sich fast immer maskieren lässt, dafür sind die Caches groß genug.
Es gibt einige Dinge, die achitekturbedingt etwas langsamer laufen, wenn z.B. die L3-Caches als Einheit laufen müssen, weil die Anwendung komplett da hineinpasst, aber das sind Spezialfälle. Ansonsten ist dieser NUMA-Blödsinn einfach BS, weil IF alles für alle Geräte transparent durchadressiert. Weil die OS das jetzt so erkennen und es verwaltungstechnisch vorteilhaft ist, heißt das noch lange nicht, dass hier auch echtes NUMA stattfindet.
Man verwendet dasselbe Protokoll um die zwei Module innerhalb des Zepplin-Dies miteinander zu vernetzen.
#43
Registriert seit: 20.12.2003
Karlsruhe
Fregattenkapitän
Beiträge: 2868
Zitat [HOT];25692472
nicht langsamer, nur höhere Latenz


Ähm ja, höhere Latenz=langsamer. Genau das sieht man ja schon beim Pinning auf ein CCX vs. noPinning, und dort betrifft das "nur" den L3, diese Problematik wird deiner Ansicht nach schwächer, je mehr über die Fabrik läuft, ist klar, ne?

Und btw. niemand hier hat ccNUMA angesprochen, ausser dir...
#44
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Vizeadmiral
Beiträge: 6271
Zitat fdsonne;25691780
Mit dem ersten Satz liegst du nämlich ganz leicht daneben

Was meinst du? Dass sie nicht mal Kleber haben? Gut möglich. Naja, dann können sie ja immer noch ihre Zahnpasta nehmen. Geht vielleicht auch. :fresse:
#45
Registriert seit: 15.01.2015

Fregattenkapitän
Beiträge: 2709
Zitat DonL;25692249
Ryzen hat eine Verbindung zwischen zwei einzelnen CCX, das ist nach euerer Definition bereits ein NUMA Node, kannst du mir bitte erklären, wo ein Kaby oder Coffee Lake diese Verbindung hat?
Genauso ein Skylake X?


Ringbus/jetzt Mesh. Der Unterschied ist, dass man sich bei den herkömmlichen System nicht drum kümmern muss/kann, wo der Speicher (wo die CPU die Daten zum Rechnen hernimmt...) sitzt, weil das in der Hardware mehr oder weniger effizient gelöst ist, sodass die Nutzung problemlos (=mit erwartbaren Ergebnissen) möglich ist. Bei NUMA-Systemen hat man aber 2/x CPUs mit erstmal "eigenem" Speicher (der den jeweils anderen bekannt ist) und abhängig von der Implementierung der SW kann es, wenn man nicht darauf achtet, welchen Speicher man gerade verwendet zu spürbaren Performanceproblemen kommen.

Versuch einer Analogie: stell dir einen Industriebetrieb A vor, der ein Produkt fertigt: dieser hat 16 Arbeiter, alle arbeiten in einer Halle, in der auch die Materialien gelagert sind (so macht das der Intel Mehrkerner). Jetzt hast du einen Betrieb B, der hat 2 Hallen, in denen auch 16 Leute arbeiten und dazwischen ist eine Straße über die für die Produktion benötigte Materialien hin und her gefahren werden müssen, da man in einer Halle nicht genug Platz hat. Auch wenn das Lager in A nicht effizient ist, ist es sehr wahrscheinlich, dass die Produktivität in A höher ist, als in B... AMD verspricht jetzt mit dem IF, dass aus der Straße, die bisher bei Intel QPI/UPI hieß (oder HT... – AMD hat da lang nix gemacht und IBM/SPARC/... kennt man nicht), irgendein hypermodernes Rohrpostsystem wird, mit dem man bei der Produktionsplanung (Softwareentwicklung) gar nicht mehr berücksichtigen muss, dass man 2 Gebäude hat. Getestet wurde noch nix und genaues sagen kann man auch nur nach Anwendungsfall...
Leider kann sich der gemeine Forenuser mit seinem 10-100m²-Hobbyraum nun nicht vorstellen, was beide Ansätze für Vor-/Nachteile haben und will jetzt natürlich das hypermoderne Rohrpostsystem haben – große Hallen kosten zuviel Kohle und das ist ja jetzt sicher besser.

Zitat DonL;25692249

Wenn du zu blöd bist zu verstehen was ich schreibe, na dann, um was geht es denn, um die Sache oder AMD schlecht zu machen?

Frage mich, warum ich das oben getippt habe.
Mal ein paar Fragen an dich: Weißt du wie man Speicher in C managt? Hast du schon mal fleißig alle Wikipedia-Artikel (wirklich alle) zum Thema gelesen? FPGAs programmiert? Schon mal eine theoretische Informatikgrundvorlesung besucht und erfolgreich den Schein erworben? – falls du eine dieser Fragen mit ja beantworten kannst: google "NUMA Programmierung", lese ein bisschen und überlege, ob du weiterhin zu deinen Aussagen stehst. Falls ja: Glückwunsch, du bist blöd, dumm, ein Kretin. Falls nein: du erkennst deine eigenen Fehler, bist geistig gewachsen und ich freue mich, dass ich Menschen zum Denken angeregt habe :wink:.
Sind alle Fragen böhmische Dörfer für dich: bitte sehe ein, dass du nicht alles wissen kannst, stelle Fragen und schrei' nicht mit Genuss jeder Sau, die durchs Dorf getrieben wird, hinterher, am Ende wird man selber so.


Zitat DonL;25692249

Ich frage mich immer noch, wo die Belege sind, das Epyc oder TR sich wie ein NUMA Node vehalten, wo gerade Ryzen das Gegenteil beweißt und der Epyc Test bei Anand Tech euch auch nicht weiter hilfft im AMD bashing!

s.o....
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