Ich möchte mit diesem Post ein paar allgemeine Wörter über die romsips verlieren und versuchen das etwas zu erklären. Ich bin zwar kein Erklär-Bär, versuchen kann ich das dennoch. Tzk hat in diesem Thread schon einiges dazu geschrieben.
SIP steht für
Serial
Initialization
Packet. Es sorgt, so wie ich das sehe, für die System BUS Signale (CPU-NB-RAM) bzw. deren Qualität. Die SIP Protokolle steuern mit Signalstärken und Verzögerungen den Datenstrom und die Datenstrombefehlen.
Warum das eigentlich eine komplexe Sache ist, sieht man anhand dieser Grafik:
Die Datenströme und Befehle müssen genau aufeinander abgestimmt sein, damit der Ablauf störfrei ablaufen kann.
So wie ich das verstehe, wird in dieser Grafik dem Prozessor eine Anweisung gegeben und die CPU führt das aus.
Damit das so aufeinander abgestimmt funktionieren kann, muss man die Parameter zum Start des Systems der CPU mitteilen. Der Chipsatz sendet dabei anhand der VID / FID Brücken festgelegten CPU Eigenschaften die passenden Einstellungen an die CPU. Das sieht in etwa so aus:
Das ist eine 33bit Abfolge, dass die wichtigen Parameter beinhaltet. Die genaue Aufschlüsselung der einzelnen Bits kann man anhand eines seperat geschriebenen Posts von mir nachlesen. (
#9.671 )
Diese Parameter werden im BIOS (oder anfänglich in der Southbridge) gespeichert. Diese nennt man die romSIP Tabellen.
Anhand dieser Tabelle wird die richtige Konfiguration für den passenden Multiplikator und Systemtakt geladen. Es sind bei den meisten NF2 boards 6 Tabellen hintereinander abgelegt. In der Reihenfolge:
- 133MHz Interface disable
- 133MHz Interface enable
- 166MHz Interface disable
- 166MHz Interface enable
- 200MHz Interface disable
- 200MHz Interface enable
Ob die romsips auch so ausgeführt werden, kann ich nicht mit Sicherheit sagen, da ich das nicht bis ins Letzte getestet habe.
Die romsip Tababelle ist so aufgebaut:
Eine Tabelle besteht aus zwei Teilen. Der erste Teil (orange) ist größten Teils noch unbekannt. Darauf gehe ich später noch ein.
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Im
zweiten Teil (gelb) sind die Timings für einzelne Multis eingetragen.
z.B: für Multi 8 :
2141 2100 00E4 1618
Was sagen uns diese Zahlen/Buchstaben? Diese Zahlen/Buchstaben sind hexadezimal, d.h. 0 bis F (Werte 0 bis 15). Einige stellen kann man anpassen, in dem einen anderen Wert setzt, z.B. ED statt E4.
- Bei den ersten vier Stellen gibt es nicht viele verschiedene Versionen. Meist : 2141, 2169, 6941, D948, D940, D948 usw. [großer Performance-Einfluss, siehe #6.980]
- Die vier weiteren Stellen sind vom Multi abhängig. Da sollte man nichts ändern. Ein Wert hiervon ist bekannt: SysDCDelay[3:0]
- Bei den Vier an dritter gibt es bisher 00ED, 00EB, 00E4, 00DB. Die letzte Stelle ändert vor allem den Speicher Durchsatz. XB ist weniger, XD mehr. Von der Leistung her aufsteigend: DB<<DD<EB<<ED,E4 [ebenfalls großer Performance einfluss , siehe #6.980]
- Die letzten Vier Werte müssen ggf. angepasst werden, damit das board mit dem jeweiligen Multi starten kann. Es sind Verzögerungen der Schreib- und Lesezugriffe auf den Systembus. Siehe nächstes Bild. Achtung! Bestimmte Werte wie FFFF können die CPU beschädigen!
Ich gehe stark davon aus, dass die Multi timings insgesammt nichts anderes sind, als die
Prozessor SIP timings. Damit wäre der zweite Teil hauptsächlich für die CPU verantwortlich.
Hier im Spoiler der Auszug aus dem AMD Datenblatt:
Im Post
#9.855 habe ich anhand mehrer Messungen versucht die einzelnen Parameter der Bits in den SIP Tabellen zu zuordnen. Es hat zwar nicht ganz funktioniert, aber es gibt einen Ausblick wie das in etwa aufgeschlüsselt ist.
Ein Wort möchte ich noch zu der Wahl der einzelnen Multis verlieren. Wir haben mit der Zeit festgestellt, dass Multi nicht gleich Multi ist. So scheint Multi 7 agressiver zu sein, als die Multis davor und danach. Doch warum? Warum gibt es da überhaupt Unterschiede?
Ein Blick in die AMD Datenblätter sagt folgendes aus:
Man sieht, dass je nach Multi die Gesamtverzögerung (bunt markiert) unterschieglich ist. Während die Verzögerung Implementation Delay immer 7 ist, benötigt die CPU eine weitere Verzögerung namens SYSDC Delay, damit der Datentransfer erfolgen kann. Wie man sieht, ist bei Multi 7 diese zusätzliche Verzögerung gleich null. Ich denke, dass das mit ein Grund dafür ist, dass Multi 7 aggressiver ist als die Multis davor und dahinter.
Hier noch die Tabelle der zusätzlichen Verzögerung SYSDC Delay zu den einzelnen Multis.
Der andere Wert NB_SYSDcOUTDly taucht in den romsips Multi Tabellen in den letzten vier Stellen wieder auf (siehe Übersicht weiter oben).
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Der
erste Teil der romsips ist der entscheidendste Teil, damit man hohen FSB Takt fahren kann. Meist ist dieser Teil eher weniger für die Performance entscheidend, wie für die Stabilität. Diese Werte scheinen abhängig vom den Multi Timings, von den Timings des Arbeitsspeichers und des Speichers selbst zu sein.
Zum Vergleich hier die 200MHz romsips aus dem ED mod-BIOS von Merlin links und die romsips Tabellen aus dem offiziellen D27 BIOS von Abit rechts. Statt Abit könnte ich auch BIOS Versionen von anderen Herstellern nehmen. Denn bei den offiziellen BIOSen waren die romsips zu 98% alle gleich aufgebaut mit den gleichen Werten (einzige Ausnahme: DFI

). Ich nehme mal an, dass es eine NVIDIA Vorgabe war.
Infrared hat im HWBot Forum geschrieben, dass nur ein Wert im ersten Teil der romsips für den hohen FSB Takt entscheidend ist. Es ist der Wert bei 14h. Erkennbar markiert oben in der Tabelle mit
66, bzw.
AE. AE ist ein höherer Wert als 66. Kleiner ist hier stabiler und etwas langsamer. Ein Wert von 22 ist das kleinste, was ich bisher gesehen habe.
AE ist ein relativ hoher Wert, daher kommt man damit meist nicht weit.
Die weiteren markierten Werte (6606 6666 3003 0763; bzw. 3609 8888 7A07 07E3) bewirken auch etwas. Was genau kann ich mangels Tests nicht sagen. Ob kleinere Werte schneller sind kann man nicht genau sagen, tendenziell ja. Bei manchen Werten ist der schnellte Wert =00h! (z.B. b0 d0 f3 =6F)
In den ersten nForce Versionen (nForce 415; nForce2 _v1) hat man hier meist Werte mit 5en und 6en verwendet. Nach dem Upgrade auf Ultra400 kamen dann Werte mit 7 und 8 vor. Wie weit diese Werte beeinflussen muss noch getestet werden. DFI hat hier oft bei den Tabellen für 200MHz Werte mit 5en und 6en experimentiert, siehe z.B. Tabelle [ED].
Laut Infrared kann man mit den Standard Tabellen auch hohen FSB erreichen, in dem man den Wert 14h ändert. Nach einem kurzen Test, kann ich das bestätigen.
Diese Werte können in Windows mittels WPCredit oder
RWeverything unter b0d0f3 ausgelesen werden:
Am Ende der ersten Zeile steht meiner Meinung nach die Kodierung für den jeweiligen FSB. Demnach müsste es dann so sein (siehe auch Post #1731):
0C = 100MHz
10 = 133MHz
14 = 166MHz
18 = 200MHz
Es gibt auch gemischte Angaben wie
0C10 1010 oder
0C10 1414
Im Haupt-BIOS direkt nach dem BPL-Modul (NVMM, bzw. NVDAMC ) gibt es ebenfalls 4 Tabellen der Romsips. Sie sind meist mit denen aus dem System-Modul identisch. Aber mit der Reihenfolge:
1414 1414 = 166MHz
0C0C 0C0C = 100MHz, Start nach Winflash
0C0C 0C0C = 100MHz
0C0C 0C0C = 100MHz, Start mit gedrückter Einfg Taste
Die drei letzten Tabellen sind für den Fail-Safe-Boot zuständig sein. Setzt man hier die Tabellen für z.B. 166MHz ein, fährt das System im Notfall mit 166MHz statt 100MHz hoch.
Deshalb lasse ich ab jetzt beim modden die erste Zeile im original Zusand. Änderungen hier sind demnach nicht umbedingt notwendig.
Den Ursprung aus den mod-romsips kommt von DFI. Soweit ich es sehe, waren sie die Einzigen, die mit den Werten im unkekannten Teil rumprobiert haben. Das kann man teilweise durch die beta BIOS Versionen und den dazu gehörenden changelogs nachlesen. Die bekanntesten mod BIOSe basieren auf die BETA Versionen von DFI. Zum Beispiel:
- Merlin ED romsip aus DFI 200MHz beta von 31-12-2003
- Infrareds X1 romsips bis auf wenige Werte aus DFI beta 200MHz 05-05-2004
- Mantarays XT aus DFI beta 200MHz 31-01-2004
- Hellfire, Rev.2 aus DFI beta 200MHz 10-12-2003
- Hellfire, Rev. 3 aus DFI beta 200MHz 31-12-2003
DFI hat da große Vorarbeit geleistet und ohne diese würden wir wohl nicht unsere Systeme so weit bringen. Auf die einzelnen DFI Beta Versionen gehe ich nicht ein. Größtenteils gab es darin Änderungen im ersten Teil der romsips.
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EDIT: Stand 2026-05-30