Hot Chips 2026: Intel nennt Details zu Diamond Rapids

[HWL News Bot]

Nachdem der erste Tag der Hot-Chips-Konferenz den Speicherherstellern gehörte, betraten am zweiten Tag vorwiegend die CPU-Hersteller die Bühne. Unter anderem sprach Intel über Wildcat Lake, NVIDIA über die eigene Vera-CPU sowie IBM und ARM über die Wiederauferstehung der Server-CPUs im Zeitalter von Agentic AI.
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[Holt]

Nach Clearwater Forest hat also auch Diamonds Rapids den L3 Cache im Basetile, ob wir dies nicht am Ende auch bei Nova Lake sehen werden?

 

[chup5]

Die monolithischen Zeiten sind für diese Klasse von Siliziumkonstruktionen offensichtlich endgültig vorbei.

 

[Holt]

Die Xeons sind schon länger nicht mehr monolithisch aufgebaut, als dies bei den Intel Desktop CPUs noch der Fall war. Schon Sapphire Rapids (Xeon Scalable Gen 4) die im Januar 2023 erschienen sind, bestanden in der XCC Variante aus Tiles die per EMIB verbunden wurden.

 

[Schrotti]

Rechnet sich doch sonst nicht. Im Falle eines defektes muss man dann nicht den kompletten Chip wegwerfen.

 

[denni]

Die monolithischen Zeiten sind für diese Klasse von Siliziumkonstruktionen offensichtlich endgültig vorbei.

Naja bei der Komplexität der aktuellen Chips wären die Kosten bei einem Defekt wohl zu extrem.

 

[Holt]

Im Falle eines defektes muss man dann nicht den kompletten Chip wegwerfen.

Nein, je nachdem wo der Defekt ist, gibt es ja die Möglichkeit z.B. bei CPUs eben einen Kern zu deaktivieren. Außerdem geht auch beim Packaging mal was schief und dann muss man auch alle Dies wegwerfen. Aber vor allem wird die maximale Fläche die man belichten kann, immer kleiner, bei High-NA EUV (26 + 16,5mm) halbiert sie sich noch einmal gegenüber EUV (26 x 33mm) und die Grenzen voll auszunutzen ist auch nicht optimal. Dazu kommt, dass die neusten Prozesse immer teurer werden und die Tile Designs es eben erlauben, wie hier nur für die Kerne die neusten 18A-P Fertigung zu nehmen, aber selbst deren L3 Cache auf die Basetiles auszulagern, welches im älteren und damit günstigeren Intel 3 Prozess gefertigt werden. Nebenbei bekommt man mehr Kerne untergebracht, weil diese Xeons ja nun auch einen 3D Cache verwenden, der L3 liegt ja nun auf dem Basetile unterhalb des Tiles mit den Kernen, welches daher kompakter ausfällt, als wenn der L3 Cache auch dort untergebracht wäre, zumal SRAM bei den neusten Prozessen auch schlechter als Logik skaliert.