Steckt da wieder Moore's Law Is Dead hinter den Gerüchten? Jedenfalls würde ein Launch 2028 schwer mit TSMCs A14 Prozess zusammenpassen, denn der steht ja erst für 2028 auf der Roadmap:
N2 steht da für 2025 drin, aber erst am 31.12.2025 hat TSMC offiziell den Beginn der Massenfertigung von N2 angekündigt und als erster Produkt wird erst im September der SoC in Apples nächstem iPhone erwartet. Außerdem dürften sich dies, genau wie N2 für die CCDs der "Venice" EPYC CPU nur auf die kompakten Zen 7c Kerne beziehen, also die Denise Chiplets wie sie nur in den EYPC CPUs mit sehr hohen Kernzahlen verwendet werden. Denn wie bei jedem Prozess wird auch bei A14 zu Beginn kein sehr hoher Takt möglich sein, es dauert eben bis ein Prozess für hohe Taktraten optimiert wurde und diese Varianten bekommen dann bei TSMC ein P ans Ende der Bezeichnung gestellt und für die höchsten Taktraten gibt es dann die Varianten mit dem X am Ende.
Die Anzahl der Kerne soll für die siebte Zen-Generation bei 16 liegen. Mit Zen 6 in diesem Jahr sind es 12 - immer ausgehend von den großen Kern-Designs und nicht den kompakteren
Eben, es gibt zwei Designs für die gleiche Architektur und die Chiplets mit diese unterschiedlichen Design werden aktuell für Zen 5 auch in zwei verschiedenen Prozesse gefertigt: Zen 5 (klassisch, die auch in den Desktop RYZEN stecken) in N4X und Zen 5c in N3E.
Das Packaging auf Substratebene dürfte via Elevated Fanout Bridge (EFB) erfolgen. Erstmals setzte AMD mit der Instinct-MI200-Serie darauf. Bis 2028 sprechen wir aber von einer weiterentwickelten 2.5D Elevated Fanout Bridge.
Damit würde AMD bei den CPUs endlich mal moderne Packaging Technologien verwenden, wie es Intel schon länger macht, seit ihre CPUs nicht mehr monolithische Designs sind. Dies erlaubt viel mehr Verbindungen und damit weniger Latenz zwischen den Dies, wenn man z.B. statt SERDES (Serializer/Deserializer, also eine serielle Verbindung ähnlich wie PCIe) dann Sea of Wires, also die Verbindungen direkt zwischen den Dies macht, ohne die Daten zu serialisieren. Sea of Wires verlangt aber eben gleiche Signallaufzeiten für alle Verbindungen einer Datenleitung und die kann man nur mit Halbleiterinterposern erreichen.
Schon die nächste Zen-6-Generation soll auf EFB setzen.
Zen 6 ist nur eine Architektur der Kerne, diese Kerne werden in vielen verschiedenen Dies implementiert, aktuell bei Zen 5 neben den beiden schon erwähnten CPU Chiplets für die EYPC und Desktop RYZEN, auch in den APUs. Aktuell werden auch in den Strix Halo (aka Ryzen AI Max) Zen 5 Kerne und Halbleiterinterposer verwendet. Bedeutet dies jetzt, dass Zen 5 schon auf EFB setzt? Es hängt eben von der jeweiligen CPU ab! Man kann nicht alle CPUs die eine bestimmte Architektur nutzen, in einen Topf werfen dies macht keinen Sinn und erzeugt nur Verwirrung.
Für das zweite Halbjahr 2026 steht der Start der Epyc-Prozessoren mit Zen-6-Kernen an.
Zen 6c Kernen, um genau zu sein.
Zen 7 ist für 2028 angedacht – auch hier zunächst einmal im professionellen Umfeld.
Und auch hier wieder Zen 7c, nicht die Chiplets mit den angeblich 16 Kernen, dies werden die Chiplets mit den klassischen Kernen sein und die dürften nach TSMCs Roadmap dann wohl in N2X gefertigt werden, vielleicht auch in A16, je nachdem welchen Takt diese Varianten jeweils ermöglichen werden.
Ob dass bezahlbar bleibt?
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