Epyc "Verano": AMD plant Einsatz von LPDDR5X SOCAMM2

[HWL News Bot]

AMD hat verkündet, dass man für seine zukünftigen Epyc-Prozessoren den Einsatz von LPDDR5X SOCAMM2 plant. Erstmals tauchte SOCAMM im vergangenen Frühjahr als neuer Standard auf. Einerseits der Einsatz von LPDDR5X und auf der anderen Seite der neue Formfaktor sollen die Module für den Servereinsatz prädestinieren. Inzwischen haben Samsung, Micron sowie SK Hynix SOCAMM2-Module vorgestellt, die bisher vorwiegend für den Einsatz auf NVIDIAs KI-Beschleunigern bekannt sind.
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[Jens_der_Weise]

@Don im Artikel haben sich einige Fehler eingeschlichen.

Die 6. Generation der Epyc-Prozessoren heißt "Venice" und nicht "Turin", da es sich bei "Turin" um die 5. Generation handelt.

Deshalb wird "Turin" auch nicht in diesem Jahr gestartet, sondern wurde im vergangenen Jahr gestartet.

In diesem Jahr startet "Venice" und "Verano" startet im kommenden Jahr mit LPDDR5X-

Liebe Grüße
Jens

 

[Holt]

Im Gegensatz dazu verfügen Server-DRAM-Module über bewährte Mechanismen wie eine On-Die-Fehlerkorrektur (ECC), die auf Ebene der Speicherzellen arbeitet.

On-Die-ECC wurde mit DDR5 eingeführt und ist auch bei allen normalen Desktop RAM Riegeln vorhanden. Server RAMs hatten so vor DDR5 auch nicht, mit DDR5 nun schon, aber vor allem hatten Server RAMs immer mehr Datenbits in denen der RAM Controller seine eigene ECC Prüfsumme ablegen kann, nämlich 72 statt 64 Bit bzw. ab DDR5 wegen der zwei Subchannels nun 80 Bit. Zusätzlich haben die meisten Server RAM einen Register Chip um mehr RAM Ranks zu unterstützen und damit mehr Kapazität pro Riegel.

Ergänzt wird diese durch ECC-Funktionen auf DIMM-Ebene, die Fehler innerhalb des gesamten Moduls erkennen und korrigieren können – einschließlich Unterstützung für Verbindungsfehler und Mehrbitfehler.

Diese ECC Funktion ist aber eben nicht im RAM Riegel, sondern im Memory Controller und wird bei den ECC RAM Riegeln eben durch die zusätzlichen Datenbits ermöglicht. Übertragungsfehler werden übrigens auch bei jedem normalen RAM Riegel seit DDR4 erkennt, da seither die Übertragung durch eine CRC abgesichert ist und wiederholt wird, sollte sie fehlerhaft gewesen sein. Dies führt zu Verzögerungen und diese vermeidet man bei ECC RAM, indem der RAM Controller eben die Chance hat die fehlerhaften oder fehlerhaft übertragenen Daten selbst zu korrigieren.