Zusammen mit 10-Milliarden-Invest: AMD startet Massenproduktion von Epyc "Venice"

Thread Starter
Mitglied seit
06.03.2017
Beiträge
120.461
Bereits im April 2025 verkündeten AMD und TSMC gemeinsam: Die ersten Test-Wafer im N2-Prozess rollen vom Band und damit beginnt die Reise zur Massenproduktion. Nun verkündet AMD, mehr als ein Jahr später, dass die Massenproduktion gestartet ist. Los geht es mit den CCDs für Epyc "Venice" mit Zen-6-Kernen. Dazu verwendet AMD, wie gesagt, TSMCs N2-Prozess.
... weiterlesen
 
Wenn Du diese Anzeige nicht sehen willst, registriere Dich und/oder logge Dich ein.
Wieder@Holt lagst Du mal wieder falsch! Welch eine Überraschung im Hardwareluxx-Forum.

Während Du noch fleißig prophezeit hast, dass Venice kein 2nm bekommt, vermeldet die Realität heute den offiziellen Produktionsstart bei TSMC auf genau diesem Node.

Da muss der Intel-Sicherungskasten beim Lesen der Benchmarks demnächst wohl noch einiges an Hitze aushalten.

Aber mach Dir nichts draus! Blau ist eben eine schöne Farbe, auch wenn man die Realität ab und zu durch eine rosarote Brille sehen muss.

Hoffe, Du hast noch Garantie auf Deine Glaskugel?:LOL: Ist es Spam oder bereits illegale Rodung?
🤥
 
Zuletzt bearbeitet:
Während Du noch fleißig prophezeit hast, dass Venice kein 2nm bekommt
Das habe ich nie behauptet, denn Venice mit den Zen 6c, also den kompakten und damit bis zu 256 Kernen, wird in N2 gefertigt, eben der ersten Variante der N2 Familien, da habe ich nie was anderes geschrieben. Was du da verwechselst ist, dass die Chiplets mit 12 der klassischen Zen 6 Kernen, für die EYPC mit bis zu 96 Kernen, die dann auch in den Desktop RYZEN verwendet werden, eben nicht in diesem ursprünglichen N2 Prozess produziert werden. Da haben selbst die Gerüchte immer N2P gesagt und diese Varianten des N2 Prozesses für höhere Taktraten dürfte etwa ein Jahr nach der erste N2 Variante in die Massenfertigung gehen. Derzeit verwendet AMD für die klassischen Kerne den N4X Prozess und ich erwarte, dass es bei Zen 6 dann N3X wird. Für die Zen 5c Chiplets verwendet AMD bisher N3E und wird bei Zen 6c nun auf N2 wechseln. So habe ich es immer geschrieben und dabei bleibe ich auch, denn andernfalls würden die Zen 6 Desktop CPUs erst gegen Ende 2027 auf den Markt kommen können, vielleicht passiert dies ja dann doch, aber bisher ist von Anfang 2027 die Rede und das passt eben nicht mit N2P zusammen.
 
Das habe ich nie behauptet, denn Venice mit den Zen 6c, also den kompakten und damit bis zu 256 Kernen, wird in N2 gefertigt, eben der ersten Variante der N2 Familien, da habe ich nie was anderes geschrieben. Was du da verwechselst ist, dass die Chiplets mit 12 der klassischen Zen 6 Kernen, für die EYPC mit bis zu 96 Kernen, die dann auch in den Desktop RYZEN verwendet werden, eben nicht in diesem ursprünglichen N2 Prozess produziert werden. Da haben selbst die Gerüchte immer N2P gesagt und diese Varianten des N2 Prozesses für höhere Taktraten dürfte etwa ein Jahr nach der erste N2 Variante in die Massenfertigung gehen. Derzeit verwendet AMD für die klassischen Kerne den N4X Prozess und ich erwarte, dass es bei Zen 6 dann N3X wird. Für die Zen 5c Chiplets verwendet AMD bisher N3E und wird bei Zen 6c nun auf N2 wechseln. So habe ich es immer geschrieben und dabei bleibe ich auch, denn andernfalls würden die Zen 6 Desktop CPUs erst gegen Ende 2027 auf den Markt kommen können, vielleicht passiert dies ja dann doch, aber bisher ist von Anfang 2027 die Rede und das passt eben nicht mit N2P zusammen.

Kapazitäten Hardwareluxx.png
 
Das ist doch genau was ich geschrieben habe: Die Dense Chiplets mit den kompakten Kernen, da werden bei Zen 6c dann 32 Kerne pro Chiplet erwartet, werden in N2 gefertigt. N2 ohne zusätzlichen Buchstaben dahinter, ist die erste Version des Prozesses, die noch nicht auf hohe Taktraten optimiert wurde. Diese Chiplets landen aber nicht in den RYZEN CPUs, sondern da kommen die Chiplets mit den klassischen Kernen zu Einsatz und da ist meine Prognose, dass diese für Zen 6 (denen werden 12 Zen 6 Kerne pro Chiplet nachgesagt) dann in N3X gefertigt werden. Was du da von mir "zitiert" hast, bedeutet nicht, dass ich behauptet hätte, keine CPU Chiplets für Venice würde in N2 gefertigt werden, auch wenn dies für dich vielleicht unverständlich weil zu komplex ist.

Nimm Turin, den Vorgänger von Venice, der auf der Zen 5 Architektur beruht. Auch da gibt es zwei verschieden CPU Chiplets für die Turin EYPC CPUs. Einmal eben das Chiplet in der Dense Variante mit den kompakten Zen 5c Kernen, die gleiche Architektur, aber die Transistoren werden anders angeordnet, so dass deren Platzbedarf minimiert wird und es wird auf Transistoren verzichtet die man für hohe Taktraten zur Signalverstärkung benötigt. Diese Dense Zen 5c Chiplets haben 16 Kerne (und 32MB L3 Cache), was bei maximal 12 diese Chiplets 192 Kerne ermöglicht und die werden in N3E gefertigt. Es also korrekt zu sagen, Turin ist Zen 5 in N3E Fertigung. Aber dies ist eben nur die halbe Wahrheit, denn es gibt auch die Turin Varianten mit CPU Chiplets mit den klassischen Zen 5 Kerne, 8 Kerne (und ebenfalls 32MB L3) pro Chiplet, die in N4X gefertigt werden und diese Chiplets kommen dann auch in den RYZEN Desktop CPUs zum Einsatz.

Bei Varianten nennen sich Turin, anderes als bei Intel wo es verschiedene Codenamen für die Xeons mit e-Kernen, aktuell Sierra Forrest und die mit den P-Kernen gibt, aktuelle wäre dies Granite Rapids. Bei Intel unterscheiden sich die Architekturen, sogar die Feature Sets, aber eben auch die Codenamen, während es bei AMD nur eine Architektur gibt, derzeit ist Zen 5 aktuell, die aber in in zwei verschiedenen Varianten gefertigt wird, eben klassisch für hohen Takt optimiert und kompakt für minimalen Platzbedarf optimiert, auf Kosten des maximalen Taktes. Bei den EYPC gibt es nur entweder oder, in den Desktop RYZEN CPUs nur die klassische Variante und nur in einigen APUs gibt es beides auf einem Die, wobei die APUs ja sowieso monolithische Dies Designs sind und daher keine Chiplets haben.

N2 dürfte halt für die klassischen Kerne für die Desktop CPUs nicht genug Takt schaffen, da muss man mindestens auf N2P und besser noch auf N2X warten, die X Variante eines Prozesses ist bei TSMC die für den höchsten Takt und wurde wohl extra für AMD eingeführt, auch wenn sie bei N5 noch nicht N5X genannt wurde, sondern man nur von einer speziellen N5 Version für AMD gesprochen hat. Für die Chiplets mit den kompakten Zen 6c Kernen, es sollen ja nun 32 pro Chiplet werden, reicht das aber allemal, da die ja sowieso nicht so hoch takten können, aber die werden nicht in die Desktop RYZEN kommen. Da werden die Chiplets mit den klassischen Kerne, dann 12 pro Chiplet verwendet, die auch in einigen Version der Venice EYPC CPUs landen werden. Wenn diese dann in N2P gefertigt werden sollen, kommen sie nicht vor dem Herbst, eher Winter 2027 auf den Markt, es dauert eben bis ein Prozess auf hohe Taktraten optimiert worden ist. Es kann sein das dies passiert, aber die Gerüchte sagen eben, Ende 2026 oder Anfang 2027 für die Zen 6 RYZEN und dann kann es nicht N2 oder N2P sein, dann muss es N3X sein, ein Prozess der laut TSMCs Roadmap ebenfalls 2025 die Massenproduktion gestartet hat, also rechtzeitig genug um diese Chiplets damit zu fertigen und die CPUs damit dieses Jahr auf den Markt zu bringen.

AMD unterscheidet aber eben oft nicht zwischen Zen 6 und Zen 6c, die nennen beides Zen 6, es ist ja auch die gleiche Architektur und Zen 6 gibt ja auch nur die Architektur an. Aber wenn man nicht zwischen beiden Varianten in denen die Kerne gefertigt werden unterscheidet, hätte man vor so zwei Jahren auch behaupten können, dann Zen 5 in N3E gefertigt werden wird und die Hoffnung schüren können, dass diese dann auch für die Desktop RYZEN gilt und wäre damit auf die Nase geflogen.
 
Mit solchen Wall of Text versuchen wieder@HOLT Forenteilnehmer Ihr Halbwissen durch schiere Textmenge wahr wirken zu lassen.

Seit ZEN2 basiert AMDs gesamtes Geschäftsmodell auf der exakt gleichen IP (Intellectual Property) für Desktop und Server.

Zwei verschiedene CCDs zu entwickeln, frisst die komplette Gewinnmarge auf.

Diese News hier auf Hardwareluxx hat Deine Schutzbehauptung widerlegt! :ROFLMAO::LOL:
 
Seit ZEN2 basiert AMDs gesamtes Geschäftsmodell auf der exakt gleichen IP (Intellectual Property) für Desktop und Server.
Nicht erst seit Zen2, sondern schon die ersten Zen Desktop CPUs und EPYC Server CPUs haben die gleichen Chiplets verwendet.
Zwei verschiedene CCDs zu entwickeln, frisst die komplette Gewinnmarge auf.
Sage das AMD, denn es gibt seit Zen 4 zwei verschiedene CPU Chiplets, einmal mit den klassischen und einmal mit den kompakten Kernen.



Dies nicht zu wissen, ist ja echt schon peinlich!
 
Nicht erst seit Zen2, sondern schon die ersten Zen Desktop CPUs und EPYC Server CPUs haben die gleichen Chiplets verwendet.

Erst behauptest du felsenfest, Zen 6 käme im fiktiven N3X,

dann fabulierst du über eine identische Chiplet-Struktur seit Zen 1 (obwohl Zen 1 ein monolithisches MCM ohne separate I/O-Dies war),

und jetzt versuchst du, eine Layout-Variante derselben IP als komplett separate Entwicklung zu verkaufen.

Dieses krampfhafte Verschieben der Moving the Goalposts) wird langsam wirklich anstrengend.
 
Zuletzt bearbeitet:
wenn man dich mit Quellen widerlegt
Welche Quelle hat wo was widerlegt?
Desktop und Server hätten schon immer exakt dieselben Chiplets genutzt.
Das stimmt so seit Zen 4 aber eben nur halb, da es bei den EYPC Server CPUs halt zwei verschiedene CPU Chiplet Varianten gibt, aber dies scheint dir nicht bekannt zu sein und wohl immer noch geleugnet zu werden, obwohl ich zwei Quellen zu der News verlinkt haben.
 
Sage das AMD, denn es gibt seit Zen 4 zwei verschiedene CPU Chiplets, einmal mit den klassischen und einmal mit den kompakten Kernen.

Dies nicht zu wissen, ist ja echt schon peinlich!

Nettes Ablenkungsmanöver, aber Du verstehst das wirtschaftliche Prinzip hinter Halbleiter-IP und Maskenkosten offensichtlich immer noch nicht.

Die Existenz von Zen 4c und Zen 5c widerlegt meine Aussage kein Stück!

Sie bestätigt sie sogar! Zen 4c/5c nutzt exakt dieselbe logische IP, dieselbe ISA und dasselbe Frontend wie die klassischen Kerne.

AMD hat hier kein zweites, eigenständiges CPU-Design von Grund auf neu entwickelt.

Sie haben lediglich das physische Layout (Layout-Stretching/Kompression) optimiert und den Cache pro Kern halbiert, um mehr identische Kerne auf die gleiche Fläche zu quetschen.

Das ist die Definition von skalierbarer, geteilter IP für das gesamte Server- und Desktop-Portfolio.

Genau deshalb fließen die Erkenntnisse und die IP der c-Kerne mittlerweile auch nahtlos in die Consumer-APUs (wie Phoenix/Hawk Point mit Zen 4 + Zen 4c) ein.
 
AMD hat hier kein zweites, eigenständiges CPU-Design von Grund auf neu entwickelt.
Das habe ich doch auch nie behauptet! Das ist ja auch der Grund, warum AMD meist nicht zwischen Zen 5 und Zen 5c oder Zen 6 und Zen 6c unterscheidet, sondern nur von Zen 5 oder Zen 6 spricht.
Sie haben lediglich das physische Layout (Layout-Stretching/Kompression) optimiert und den Cache pro Kern halbiert, um mehr identische Kerne auf die gleiche Fläche zu quetschen.
Die haben den Cache auch vereinfacht von von 8 auf 6 Transistoren pro Bit, womit es kein echtes Dual-Port-SRAM mehr ist. Aber unabhängig davon bestätigt dies eben auch, dass es eben z.b. aktuell für Zen 5 zwei Varianten der CPU Chiplets gibt und nicht nur eine, wie vorher behauptet:
Zwei verschiedene CCDs zu entwickeln, frisst die komplette Gewinnmarge auf.
Genau dies habe ich doch immer geschrieben und auch, dass die CPU Chiplets nicht nur eine unterschiedliche Anzahl an Kernen haben, sondern zumindest bei Zen 5 auch auf unterschiedlichen Fertigungsprozessen kommen, konkret N4X und N3E. Genau dies macht ja auch Sinn, da man für die klassischen Kerne die hohen Taktraten der X Variante braucht und für die kompakten Kerne eben die bessere Transistordichte des neueren Prozesses. Genau dies wird man eben auch wieder bei Zen 6 sehen, nur eben geht es da jeweils auf eine neuere Generation voran, eben auf N3X und N2. Andernfalls würden sich die Zen 6 RYZEN bis spät in 2027 verzögern oder mit einem deutlich geringeren Takt auskommen müssen und es würde dann auch keinen Sinn machen, dass TSMC auch in seiner erst im April veröffentlichten Roadmap noch die N3X und N2X Prozesse aufführt, die außer AMD niemand nutzt. Der N4X war der erste X Prozess von TSMC, davor gab es nur die speziellen N5 Variante für AMD, die im Grunde der N5X war, ohne diese Bezeichnung zu bekommen.
 
Bemerkenswert wie bekannt @Holt hier im forum ist. Also als Intel Fanboy.
 
Ihr mit eurer erkenntnisleeren Vorwürfen. Bei der Wahl zwischen 2nm und 3nm für alles oder nichts hätte ich angesichts des KI Hypes zumindest für einen Teil des Portfolios auch auf verfügbar/günstig(er) gesetzt.
Zen 5 war für den Endkunden schon eine arge Enttäuschung und schafft heute gerade so für den Aufpreis auch entsprechend Leistung zu liefern. Bei den aufgerufenen Preisen für Zen 6 wird vielen das Gesicht einschlafen. Mal sehen ob wenigstens die Leistung stimmt. Hoffen wir mal auf vernünftige Yields für den 2nm Prozesses. Der KI Hype bracht nicht Unterstützung durch Fertigungsprobleme. Die News von Intel bezüglich kauft doch bitte 18A mimimi sind schlimm genug.
 
Miimii, bist Du das? 😂
Meine Erkenntnis: mit Igno lässt es sich entspannter leben :bigok:
 
Hardwareluxx setzt keine externen Werbe- und Tracking-Cookies ein. Auf unserer Webseite finden Sie nur noch Cookies nach berechtigtem Interesse (Art. 6 Abs. 1 Satz 1 lit. f DSGVO) oder eigene funktionelle Cookies. Durch die Nutzung unserer Webseite erklären Sie sich damit einverstanden, dass wir diese Cookies setzen. Mehr Informationen und Möglichkeiten zur Einstellung unserer Cookies finden Sie in unserer Datenschutzerklärung.


Zurück
Oben Unten refresh