Nicht zusätzlichem Cache, sondern gesamten L3 Cache!
Das macht keinen Sinn, aber in der Tabelle in der News hier bei HL hat man manchen auch noch Dual Die zugeschrieben, dabei braucht es für diese keine zwei CPU Tiles und in der originalen News sind auch nur die beiden TBA (vermutlich Ultra 9X) wirklich mit zwei CPU Tiles versehen. Da das größte CPU Tile aber 8+16 Cores hat und die 4 LPE Kerne im SoC Tile sein sollen, sind 6+12 oder 8+12 problemlos mit einem CPU Tile zu erzielen und nur für mehr als 28 Kerne braucht man zwei CPU Tiles. In der Tabelle bei VideoCardz scheint das DS Die Package wohl die Tiles mit dem großen 144MB L3 Cache zu beschrieben.
Meine Vermutung ist, dass die CPU Tiles wohl bei Intel in Intel 18A bzw. wohl der 18A-P Variante gefertigt werden werden. Panther Lake wird dann ja auch schon seit einem Jahr in 18A gefertigt worden sein und das mit maximal 5,1GHz Boosttakt. Da sollte nach einem Jahr Optimierung einiges mehr an Takt machbar sein. Dagegen gibt es noch immer kein Produkt mit einem Chip aus dem TSMCs N2 Prozess zu kaufen, als erstes wird da Apples nächstes iPhone im September erwartet. Da wäre es sehr früh für einen Chip aus der auf höhere Taktraten optimierte CPU aus der N2P Variante des Prozesses noch in diesem Jahr, denn normalerweise dauert es etwa ein Jahr bis der Prozess so weit optimiert worden ist.
Aber nicht bei Nova Lake, die werden nach allen bisherigen Gerüchten kein HT haben, sondern erst Titan Lake mit den Unified Cores. Aber wer braucht bei so vielen Kerne dann noch HT? Dies bringt allenfalls mehr MT Performance, aber dafür gibt es bei Intel ja nun die e-Kerne.
Warum sollte der bLLC bei Intel nicht die gleichen Vorteile wie bei AMD (X3D) bringen?
Das ist ein Fehler bei der Übertragung des News vom Original bei VideoCardz hier zu HL, wo es leider immer mehr Fehler bei solchen News gibt, die auch dann nicht korrigiert werden, wenn man darauf hinweist.
Es gibt bestimmt weitere Faktoren, die auf das Gesamtergebnis einzahlen, als nur der Cache alleine (Anbindung, Verwaltung, ...). Deshalb bin ich aktuell noch eher "vorsichtig optimistisch"
Im Nachgang zur Meldung sollte es dann doch noch zur Aufklärung rund um Chip-Konfigurationen und Positionierung der Modelle kommen. Demnach ist die Größe des Caches auch in der Positionierung wichtig. Die Tabelle haben wir entsprechend angepasst und führen hier nun auch an, welches Modell den zusätzlichen Cache erhält.
ja aber da hat man dann wieder 8P core vs 12P core bei AMD sowie den nachteil der zusätzlichen latenz zu den E-Core. ABer bin gespannt was se real hinbekommen am ende.
Der ist mir wie gesagt auch suspekt, passt nicht so richtig ins Line Up.
Ist richtig aber bei Alder Lake/Raptor Lake hat mit der Anzahl P+E Cores der Cache auch skaliert. Es hat trotzdem Performance gebracht bei gleichem Takt.
Gut das ihr das Überarbeitet habt, aber wie ich schon schrieb, macht die Aufteilung an einigen Stellen keinen Sinn:
Seit Raptor Lake haben die i9/Ultra 9 immer die vollen 8+16 Kerne des Dies, ein 6+12+4 Ultra 9 macht also wenig Sinn, zumal wenn es auch einen Ultra 7 mit 8+12+4 geben und beide den bLLC haben sollen. Vielleicht wurden hier mobile und Desktop CPUs durcheinander geworfen und der 6+12+4 Ultra 9 ist eine mobile CPU und ebenso das 4+8+4 Ultra 7, der ja eigentlich unterhalb des 6+12+4 Ultra 5 ansiedelt sein müsste, wenn beides Desktop CPUs sein sollen.
Allerdings und zu erwarten wären 8+16+4 für die Ultra 9, 8+12+4 für Ultra 7 und noch weniger Kerne für die Ultra 5 und Ultra 3.
Gaming ist ja nicht alles, für Multithreadanwendungen werden sie auf jeden Fall massive Vorteile bringen und wie die beim Gaming abschneiden, dürfte massiv von der Latenz zwischen beiden CPU Tiles abhängen. Bei AMD sind beide CPU Chiplets ja über das I/O Die verbunden und die Dies sind wie BGA Chips auf der Platine verlötet, während Intel Halblieterinterposer verwendet, die viel mehr Verbindungen und weniger Latenz erlauben, aber eben auch mehr kosten. Wie wichtig es ist eine geringe Latenz zwischen den Tiles zu erreichen, sollte Intel bei Arrow Lake und den Problemen mit dessen RAM Latenz hoffentlich gelernt und die Lektion daraus in Nova Lake berücksichtigt haben.
Abwarten, die Verbindungstechnik ist bei Intel doch ganz anderes als bei AMD.
Keine Ahnung was du da mit Die-to-Die Design meinst, aber das Chips immer wenige monolithisch aufgebaut sein werden, war in der Industrie schon lange klar und Intel hat bei den großen Xeons seit Sapphire Rapids auf ein Tile Design umgestellt. Intels Lakefield CPU von 2020 war nicht nur die erste CPU mit hybridem Design (1 Sunny Cove P-Kern und 4 Tremont e-Kerne), sondern auch die erste Intel CPU mit dem Tile Design die mit Foveros, also Halbleiterinterposern verbunden sind. So ein Design gibt es bei AMD CPUs bisher gar nicht, da sind alle Chiplets auf der Trägerplatine verlöten.
Das war die Retourkutsche dafür das AMD damals den Core 2 Quad (Q6600) von 2007 so bezeichnet hat, bei dem waren auch zwei Dual-Core Dies auf der Trägerplatine verlötet, also genau was AMD dann mit den ersten EYPC gemacht hat. Erst mit Zen2 haben sie dann auf das Design mit dem getrennten I/O Die und damit die Probleme der unterschiedlichen NUMA Nodes gelöst, was beim Zen basierten Design aufgrund der unterschiedlichen Latenz zum RAM aufgetreten ist, da die RAM dort ja noch an den RAM Controllern der einzelnen Dies hingen.
Das hatte ich ja schon im Post #6 erwähnt und entweder wurden hier mobile und Desktop CPU durcheinander geworfen, oder es ist alles nur aus den Fingern gesogen um Klicks zu generieren.
Das Big Tile hat aber 8+16 Kerne, es ist also sinnfrei sich was anderes vorzustellen.
Nein, der hat keinen bLLC, wie man anhand der Tabelle sieht, da dort 8+16 CDIE Die Package steht, bei denen mit bLLC steht aber 8+16 CDIE DSDie Package.
Nur eben kleiner als der Ultra 6 direkt darunter, der zwei P Kerne mehr hat und ebenfalls den bLLC.
Weil man dazu auch ein weiteres Basetile bräuchte und wozu? Wenn man mehr als 8 P Kerne haben will, dann gibt es dazu die großen Modelle, die vermutlich Ultra 9X genannt werden. Von 8 auf 16 P Kerne ist natürlich ein großer Sprung, aber 8 P Kerne reichen bei fast allen Games aus. Wenn außerdem alle Modelle mit zwei CPU Tile auch den bLLC bekommen, welcher vor allem für Gaming von Vorteil sein sollte, dürfte dies darauf hindeuten, dass die auch beim Gaming gegenüber den Modellen mit einem CPU Tile und bLLC einen Vorteil bringen werden, sonst hätte man sich da den bLLC auch sparen können und würde ein nicht ganz so großes Basetile benötigen, wobei es bei 150mm² pro CPU Tile mit bLLC schon knapp mit dem Platz unter dem HS werden dürfte.
8P Kerne bekommt man jetzt auch bei Arrow Lake (Plus) schon, da gibt es ausser dem Cache kaum einen Grund auf Nova Lake zu werten. Aber der Sprung auf 16P Kerne wäre mir dann schon zu gross und abschreckend teuer.
Nova Lake wird eine neue Fertigung bekommen und damit sehr wahrscheinlich effizienter sein, dazu gibt es neue Architekturen für die P- und e-Kerne, die einen deutlich Sprung bzgl. der IPC machen sollen, es ist nicht nur ein kleines Refresh der aktuellen Architekturen und dazu kommt eine neue Plattform mit deutlich mehr PCIe Lanes, alle 24 Lanes der CPU werden PCIe 5.0 sein und wohl gerüchteweise 12 der 24 Lanes des Z990. Dann soll von TB4 auf TB5 upgedatet werden.
Wir kennen die Preise doch noch gar nicht, wie kann man sich da jetzt schon über diese beschweren? Warte doch ab, bis Intel die Preise nennt, statt immer schon vorab über sie zu meckern. Vergiss nicht, das es mit dem 270K Plus aktuell eine 8+16 CPU mit einem Listenpreis von Intel von unter 300$ gibt. Das Doppelt wären dann 600$ und sich nicht zu teuer für eine CPU mit 52 Kernen, auch wenn ich das Spitzenmodell eher bei knapp unter 1000$ Listenpreis sehe. Am Ende muss man die Preise abwarten und auch im Vergleich zu den AMD Zen6 RYZEN sehen, wenn AMD auch 50% drauflegt, weil die CPUs 50% mehr Kerne bekommen, wären das für das 24 Kern Spitzenmodell mit 3D Cache auf beiden CPU Chiplets dann 1350$.
Es gibt auch Leute die gar nicht gamen, so wie mich. Ich haben nicht einmal eine Graka im Rechner und werde mit Sicherheit zu einem der beiden Modelle mit zwei CPU Tiles greifen.
