Die Active Row wird durch den Speichercontroller ausgewählt. Bevor die Zeile tatsächlich aktiv ist und auf die Spalten zugegriffen werden kann, ist eine Wartezeit von 2-3 Takten fällig: tRCD (RAS-to-CAS Delay). Daraufhin folgt vom Speichercontroller der eigentliche Lesebefehl, auf den wiederum eine Wartezeit folgt: Die CAS Latency. Sie beträgt bei DDR-Speichern 2, 2,5 oder 3 Takte. Erst nach Ablauf dieser Zeit stehen Daten an den DQ-Pins zur Verfügung. Am Ende des Zugriffs muss die Zeile deaktiviert werden. Dies geschieht per tRP (RAS Precharge Time).
Eine technische Einschränkung gibt es ebenfalls noch, die tRAS (Active to Precharge Delay). Das ist die minimale Anzahl an Takten, die eine Zeile aktiv sein muss, bevor sie wieder deaktiviert werden kann. Typisch sind hier 5-8 Takte.
Die Angaben von Speichertimings werden der Wichtigkeit nach angegeben: