Ist sowas in irgendeinem Datenblatt von den Mainboards erwähnt
Datenblätter sind da eher sparsam mit den Informationen, die sagen meist nur was alles vorhanden ist, selten aber was sich gegenseitig ausschließt. Schau ins Handbuch, das Handbuch sollte man immer und vor allem vor dem Kauf eines Skylake Mainboards vor dem Kauf schon mal genau durchlesen! Das die meisten es selbst nach dem Kauf nicht tun ist mir bekannt, aber die riskieren dann eben auf die Nase zu fliegen.
oder wie kann ich das konkret rausfinden ob die Laneanbindung am Chipsatz oder an dder CPU hängt?
Bei den Skylake Boards ist mir noch keines untergekommen wo die M.2 Slots nicht an den Lanes des Chipsatzes hängen, dafür hat vor allem der Z170 mit bis zu 20 und davon 12 die extra für bis zu 3 SSDs mit PCIe 3.0 x4 gedacht sind, ja auch genug Lanes zur Verfügung.
Beim Billigchipsatz bekommt der 1. Slot alle 16 Lanes von der CPU.
Der 2. Eventuell 8 vom ersten per Brücken Chip
Bei Billigchipsätzen geht das nicht, da nur der Z170 die Lanes der CPU aufteilen kann, also nur der Topchipsatz. Das war bei der Intel Desktop S. 115x Plattform immer so, nur die P und später die Z Chipsätze können die PCIe Lanes der CPU aufteilen (die C2xx auch und vielleicht auch die Q, keine Ahnung, die spielen für Heimanwender sowieso keine Rolle).
(hab keine Lust zu googeln) ob das bei DEM Board der Fall ist.
Bei dem Board würde ich schon aus der Beschreibung bei geizhals "4x PCIe 3.0 x16 (
1x x16, 1x x8, 2x x4)," ablesen, dass die 16 Lanes der CPU als x16/-/-, x8/x8/- oder x8/x4/x4 konfiguriert werden und der 4. Slot dann 4 Lanes vom Chipsatz hat, denn mehr als x8/x4/x4 geht nicht, x4/x4/x4/x4 ist für die Lanes der CPU nicht vorgesehen. Dieser 4. Slot mit den Lanes des Chipsatzes dürfte sich diese auch mit anderen Slots teilen, da muss man auch ins Handbuch schauen was für Einschränkungen dort vorhanden sind.
a) ALLE CPU-LANES gehen zum 1. PCIE-Slot
b) ALLE ANDEREN LANES KOMMEN VOM CHIPSATZ
Blödsinn! Das Board hat 3 PCIe Slots mit PCIe Lanes der CPU, das ist bei Boards mit Z97 und Z170 durchaus auch nicht unüblich. So hat z.B. das ASRoch Z97 Extreme 4 auch 3 PCIe Slot mit PCIe 3.0 Lanes der CPU weil es eben auch die Aufteilung bis runter zu x8/x4/x4 nutzt und bei meinem Z97 Extreme 6 ist es genauso, nur hängen die letzten 4 Lanes dann am Ultra-M.2 Slot statt an einem normalen PCIe Slot.
c) Nur zur Vollständigkeit: der 2. x16 PCIe-Slot bekommt seine 8 Lanes vom 1. PCIe-Slot per Bridge-Chip. Deshalb gibt es x8/x8 wenn man zwei Karten steckt.
Nein, so ist es nicht und das sind auch keine Bridgenchips sondern die werden Switches genannte, aber es sind statische Switches, also Umschalter und funktionieren nicht wie ein PLX Chips der dynamisch umschaltet, sondern die Lanes werden einmal bei der Initialisierung auf den einen oder anderen Port geschaltet und bleiben dann so geschaltet.
Verständlich? Es ist nicht kompliziert. Und die Crux dabei ist: DAS IST BEI ALLEN SKYLAKE-BOARDS SO.
Nein ist es nicht, s.o. und Du bist irgendwie auf dem falschen Dampfer.
Und das Handbuch gibt darüber Auskunft wo die 12 Lanes die dafür gebraucht werden herkommen.
* M2_1, SATA3_0, SATA3_1 and SATA_EXP0 share lanes. If
either one of them is in use, the others will be disabled.
* M2_2, SATA3_2, SATA3_3 and SATA_EXP1 share lanes. If
either one of them is in use, the others will be disabled.
* M2_3, SATA3_4, SATA3_5 and SATA_EXP2 share lanes. If
either one of them is in use, the others will be disabled.
Sage ich doch, schaut ins Handbuch und liest es! Sieht man sich die Verteilung der HSIO im C170 an, kann man mit der Information dann auch klar sehen welcher M.2 Slot an welchen Lanes hängt:
Die hängen also wie bei Skylake üblich, alle an den PCIe 3.0 Lanes des Chipsatzes und müssen sich alle den DMI Flaschenhals teilen, der technisch etwa PCIe 3.0 x4 entspricht. Wenn man nun also ein RAID 0 aus den SSDs an den M.2 Slot macht, dann begrenzt eben DMI3 die Bandbreite, die sich die M.2 Slots auch noch mit allem anderen teilen müssen, was so im und am Chipsatz steckt.
Ich kann mir vorstellen dass die M.2-Schnittstellen sich gegenseitig das Wasser abgraben, aber mit der Grafikkarte haben sie nix zu tun.
Ja die graben sich wegen dem DMI Flaschenhals das Wasser gegenseitig ab und mit der Grakas hat es nur etwas zu tun, wenn man eine in den PCIe x16 Slot mit der x4 Anbindung mit den Lanes vom Chipsatz steckt, was bei einer "AMD 3-Way-CrossFireX (x8/x8, x8/x8/
x4)" dann unvermeidbar ist, denn die braucht ja dann 20 Lanes, die CPU hat nur 16 und die der x4 angebundenen Karte bekommt die Lanes vom Chipsatz. Welcher Slot das ist, müsste man dem Handbuch entnehmen, laut den Spezifikationen dürfte es PCIE3 sein:
PCIE2 ist der Hauptslot für die Lanes der CPU, da liegen alle 16 an, wenn sonst keiner belegt ist, also bei x16/x0/x0. PCIE4 ist der zweite Slot, der bekommt 8 Lanes ab, wenn die x8/x8/x0 geteilt sind und PCIE6 ist der dritte der Lanes der CPU bekommt, also wenn die Lanes der CPU wirklich x8/x4/x4 aufgeteilt werden. Der PCIE3 hat damit nichts zu tun und bekommt also seine Lanes vom Chipsatz, deshalb auch der Hinweis "Supports NVMe SSD as boot disks". Ein Blick ins Handbuch dürfte aber verraten, dass der sich vermutlich die Lanes mit einem der M.2 Slots teilen muss.
