Ja ist bekannt. Ist halt auch die erste Iteration nach Ewigkeiten (Broadwell)
Das ist ne gute Frage da er ja nicht gestapelt ist wie beim X3D, ob dem so ist oder nicht wird man wohl dann sehen.
Also die LPE Kerne sitzt doch sowieso nicht auf den Compute Tiles, sondern wohl auf dem SoC Tile und könnten daher ggf. auch keinen Zugriff auf den L3 Cache haben. Dann ist die Frage wie der Cache verwaltet wird, ob also auch Kerne von einem anderen Compute Tile Zugriff auf den L3 Cache des Compute Tiles bekommen oder ob es zwei getrennte L3 Cache jeweils für die Kerne des Compute Tiles sind. Dies dürfte auch davon abhängen wie hoch die Latenz zwischen den Compute Tiles auffallen wird die sind ja immerhin auf dem gleichen Basetile und dürften daher wengier Latenz zwischen einander haben als bei AMDs RYZEN, wo sie auf eine Platine gelötet und über den I/O Die verbunden sind.
Wieso muss die Latenz höher sein, nur weil nicht ein Teil des Cache über oder unter dem Die mit den Kernen sitzt? Die angebliche Theorie sehe ich nicht. Der große L3 Cache kann auch in der Mitte sitzen und die Kerne an den Seiten, wir wissen noch nicht, wie das Die aussehen wird. Die Latenz ist am Ende eine Frage der Cacheverwaltung und die wird tendenziell langsamer, je größer der Cache ist der verwaltet werden muss.
Bin ich gespannt, die Frage wird auf jeden Fall entscheidend für meine Auswahl des sinnvollen Modells wenn gaming im Vordergrund steht.
Zumindest bei den Single-Compute-Tile Varianten ist es doch besser wenn der LL-Cache direkt auf dem Compute-Tile sitzt statt auf dem Base-Tile, weil dann ja die Latenz besser ist.
Dann kann es schlimmstenfalls wie bei AMDs 9900X3D oder 9950X3D CPUs darauf hinauslaufen, dass die Threads von Games durch den Thread Director auf die Kerne eines CPU Tiles beschränkt werden. Dies dürfte aber davon abhängen wie hoch die Latenz dann wirklich ausfällt, was wir noch nicht wissen.
Bei der Gamingperformance mit den bLLC Modellen sicher, aber bei der Anwendungsperformance und Effizienz muss sich schon Arrow Lake nicht verstecken, siehe auch Post #78.
Der Preis ist mir auch nicht egal, etwas muss seinen Preis für mich wert sein, sonst kaufe ich es nicht, obwohl meine Taschen tiefer sind als bei den meisten Leuten.
Das hatte ich ja auch schon mal geschrieben, da die 52 Kerner im Vergleich zu den Xeons eben 4 RAM Kanäle haben müsste um auf die gleiche Anzahl an Kernen pro RAM Channel zu kommen. Das DDR6 noch vor Nova Lake kommen wird und damit Nova Lake mit DDR6 erscheint, glaube ich kaum noch und daher könnten die Gerüchte stimmen, wonach die Modelle mit zwei Compute Tiles nur mit den Tiles mit bLLC kommen werden, eben um das Problem der RAM Bandbreite mit dem großen L3 Cache möglichst gut zu kompensieren. Wie gut ein großer L3 Cache funktioniert, hängt natürlich immer von der jeweiligen Anwendung ab. Man wird auch da auf die Reviews warten müssen um zu sehen wie die CPUs am Ende bei welchen Anwendungen performen werden.
Ich guck mir den Zen6 und den Nova an und falls der Nova von der Performance über dem Zen6 liegt, wechsle ich evtl. wieder zu Intel.
Ich bin mit meinem 5800X3D ja auch ein Kandidat für Nova oder Zen 6.
Muss man aber auch erstmal schauen wie sich das jetzt mit dem OC und den bLLC Modellen macht
Ich denke aber derartiges OC hat keine nennesnwerte Größe. Aus AMD-Sicht wäre das also eh egal.Wieviel anders soll der Cache funktionieren (prinzipiell) als bei AMD? Weil... man kann sch das auf den X3D nicht erst seit gestern anschauen was davon außer Spielen profitiert und was fast garnicht. Das Neue bei Zen5 und X3D war u.a., daß endlich wenigstens kein Workload mehr, dem der Cache eh nichts bringt, nennenswert langsamer läuft
Sehr gespannt wie Intel das löst, wenn sie ihre dicken Modelle NUR mit bllc bringen 
www.hardwareluxx.de
Ich schätze Produktstarts zu einer Zeit mit geringen Verkaufsaussichten könnten auch eine Rolle spielen...
Wobei es mich bis heute wundert, dass die Chiplets mit den klassischen Kernen in N2P kommen sollen, dann es gibt noch nicht einmal die ersten Chips auf der N2 Fertigung auf dem Markt, diese dürften von Apple kommen und es wird wohl das iPhone A20 Chip werden. Bis bei TSMC die P Variante eines Prozesses für höhere Taktraten in die Massenfertigung geht, dauert mindestens ein Jahr länger. Außerdem waren bisher die klassischen Kerne immer in der X Variante für höchste Taktraten, aktuell N4X für die Zen5 und die kompakten Kerne, die sowieso nicht so hoch takten können, werden in der Vanilla Variante eines neueren Nodes gefertigt, wie aktuell Zen5c in N3, wahrscheinlich N3E da der originale N3 Prozess viele Probleme hatte und sich etwa ein Jahr verzögert hat. Deshalb blieb TSMC ja für Backwell bei N4 (wohl N4P).
Was für ein Software Support meinst Du? An dem Microcode werden sie sicher genauso intensiv arbeiten wie bisher und der Thread Director, der ja dem Windows Task Scheduler hilft die SW Threads auf passenden Kerne zu schieben, dürfte nur Anpassungen an die Geometrie der Kerne erfordern, also lernen müssen welche Kernen welcher Type sind. Denn drei Arten von Kernen (P, E und LPE) haben bei Intel ja schon einiges CPUs.
