Intel Nova Lake: Start vermutlich später 2026 und mit 8.000 MT/s

[RealMax123]

Hoffentlich gibts dazu mal wieder Pornobretter á la X99 WS, eins meiner all time favs (natürlich nur mit 4 Ram Slots). Ansonsten ist cpu Kasse gut befüllt, harre ja auch schon seit Okt 2022 aus. :>

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War das dann übehaupt noch ATX oder noch was Grösseres? Gibt ja noch einige Formfaktoren drüber.

Ob es sowas nochmal geben wird weis ich aber nicht, früher hatten ja grosse Workstations und Server ihre Berechtigung, aber durch Kubernetes und Co. ist die Nachfrage nach so grossen Dingern nicht mehr so gross, sondern eher Special Interest geworden.

 

[-T0N1-]

X99 war ja HEDT, klar, aber mir gehts da auch eher um das Wertigkeitsgefühl / Optik. Das De-sign bestimmt ja bekanntlich das Bewusst-sein :>

 

[Niko199112]

Hoffentlich gibt’s dann ein neues Dominos extreme aber auch die x Varianten kommen auf z990 also gibt’s dann eher ein z990 Extreme ist aber auch gut ich glaube das Dominos Extreme passt gar nicht ins 7000x

 

[mkzwoo]

Auf guru3d wurde es auch erwähnt, aber sehr spekulativ das Ganze...

Informationen deuten darauf hin, dass Intels kommende Nova Lake-Architektur ein großes Last-Level-Cache-Design einführen könnte, das als bLLC oder Big Last Level Cache bezeichnet wird. Es wird erwartet, dass Single-Die-Prozessoren über bis zu 144 MB dieses Caches verfügen, während Dual-Die-Konfigurationen auf 288 MB skaliert werden könnten. Dieser Ansatz führt effektiv eine L4-Cache-Schicht ein, die über das herkömmliche L3 hinausgeht, mit dem Ziel, die Datenlokalität zu verbessern und die Latenz beim Speicherzugriff zu reduzieren.

 

[cHio]

Ich halte ein L4 Cache auch für deutlich realistischer. Das würde auch besser zu dem Tile Floorplan passen. Ähnlich wie beim i7-5775C könnte man den L4 so in einer Art eDRAM Controller Tile unterbringen.
Viel interessanter finde ich aber wie die Fabric und die CPU Cluster aussehen werden und ob Intel die Latenzprobleme stark optimieren konnte.
Denn wenn weiterhin maximal 8P Cores auf einem Die sind, wird man ohne starke Fabric die gleichen Probleme haben wie AMD Heute schon bei einem 9950X3D mit der Chiplet Architektur.
Alleine dem geschuldet könnte Zen6 mit 12 Cores pro Chiplet deutlich interessanter für Gamer sein die mehr als 8 starke Cores wollen, unabhängig der Cache Geschichte.

 

[Nighteye]

Bei dem 48/52 Kerner Nova mit Dual 8P CCD wirds wohl im Gaming (Bei Games die wie Star Citizen alle Kerne belasten) ähnliche Latenznachteile geben wie bei den AMD CPU,s mit 2x CCD, richtig ?

 

[Holt]

aber sehr spekulativ das Ganze...

Dieser Ansatz führt effektiv eine L4-Cache-Schicht ein, die über das herkömmliche L3 hinausgeht, mit dem Ziel, die Datenlokalität zu verbessern und die Latenz beim Speicherzugriff zu reduzieren

Warum sollte es ein L4 Cache sein, wenn alle bisherigen Gerüchte sagen, dies wäre ein Cache der direkt auf dem CPU Tile ist? Dann sehe ich nicht, wieso man daraus eine neue Cacheebene machen sollte. Würde der große bLLC allerdings auf einem anderen Tile sitzen, z.B. im Basetile, dann würde dies schon eher Sinn machen.

 

[mkzwoo]

Glaube eher der bLLC wird momentan gerne als L4 Cache bezeichnet... Habe selber auch noch nichts weiteres über einen L4 Cache gelesen...

 

[Holt]

Dies wäre dann auch eine Art 3D Cache und widerspricht den Gerüchten, wonach die CPU Tiles mit bLLC etwa 150mm² groß sind und damit viel größer als die Dies mit der gleichen Anzahl an Kernen (8+16) ohne bLLC. So ein 3D Rendering muss also nichts mit der Wahrheit zu tun haben, erzeugt aber sicherlich eine Menge Clicks und diese bringen Geld.

 

[just m3]

Hier noch mal alle Gerüchte und Leaks zusammen gefasst:

Intel Nova Lake-S wohl mit 44 statt 42 Kernen: Leak deutet auf Umbau einer Dual-Tile-SKU und mögliche bLLC-Modelle ohne K-Suffix hin | igor´sLAB

Manchmal reicht bei Intel schon eine kleine Zahl, um aus einer ohnehin schon überfrachteten Roadmap noch ein wenig mehr Verwirrung herauszupressen. Diesmal geht es nicht um ein fertiges Produkt…

www.igorslab.de

Und hier noch eine Übersicht nach TDP sortiert (da fehlen leider die beiden mit 16 Performance Kernen und doppeltem bLLC Cache):

 

[Holt]

K Modelle mit 65W TDP? Das wäre ja ganz was Neues, normalerweise haben die K 125W TDP und die Modelle ohne K 65W. Die ganze Liste dürfte Blödsinn sind, entweder wurden da mobile und Desktop CPUs vermischt oder sie ist komplett frei erfunden um Klicks zu generieren.

8+16+4 Kerne für die Ultra 9, mit und ohne bLLC und als K mit 125W bzw. ohne K mit 65W machen für Desktop CPUs Sinn, 8+12+4 Kerne für die Ultra 7 ebenso und auch in entsprechenden Varianten wie die Ultra 9. Für die großen Ultra 5 machen 6+12+4 als K (125W) und nicht K (65W) Sinn, bei den kleineren Ultra 5 dann auch Modelle ohne K mit weniger Kernen wie 4+8+4, was für einen Desktop Ultra 7 zu wenig wäre, wenn es 6+12+4 in einem Ultra 5 geben würde.

 

[Nighteye]

Ich hab gelernt, anders als bei Raptor Lake, hatte Intel beim Arrow Lake so schlechte Gaming Performance, weil die Interconnect Latenzen zwischen den Kernen im Chip bei Arrow Lake höher waren, weil es quasi das Problem gibt welches AMD bei Dual CCD,s hat.
Raptor Lake hatte dieses Problem nicht, weil alles aus einem Guß.
Welche wäre die noch größte Nova Lake CPU Variante, ohne diese höheren Latenzen ? (Also wie Klassische Raptor Lakes)
ChattGPT sagt dazu:

Spoiler: 28 Core SKU

Aber wird es überhaupt so eine mit bLLC geben ?

 

[Holt]

weil die Interconnect Latenzen zwischen den Kernen im Chip bei Arrow Lake höher waren

Woran Intel aber inzwischen gearbeitet hat und bei den Plus Modellen den Takt der Verbindung beider Tiles erhöht hat, womit die Latenz gesenkt wurde. Dann wissen wir auch noch gar nicht, wie die Architektur von Nova Lake aussehen wird. Gerüchte berichten davon, dass der Memory Controller wie bei Arrow Lake wieder nicht dem Compute Tile ist, wie es bei Panther Lake der Fall ist, Intel die Latenz aber trotzdem in den Griff bekommen hat. Wie die Latenz der CPU Tiles untereinander bei den Modellen mit zwei CPU Tiles ausfallen wird, wissen wir nicht und auch nicht, wie hoch die RAM Latenz sein wird und ob sie bei den Modellen mit zwei CPU Tiles dann höher als bei denen mit nur einem CPU Tile ausfallen wird. Das kann auch keine künstliche Blödheit wissen.

Aber wird es überhaupt so eine mit bLLC geben ?

Nach allen aktuellen Gerüchte ja.

 

[Schrotti]

Ich habe diesbezüglich die Ki befragt und würde mir da keine Sorgen mehr machen.

- AMD (Infinity Fabric auf Substrat): AMD nutzt meist das organische Package-Substrat (die grüne Platine unter dem Chip), um die Datenpakete zwischen den Chiplets zu transportieren . Dies ist kosteneffizient und flexibel, führt aber zu einer höheren Latenz, da die Signale "lange" Wege über das Substrat zurücklegen müssen .
- Intel (EMIB & Foveros): Intel verwendet fortschrittlichere, spezialisierte Verbindungstechnologien:
EMIB (Embedded Multi-die Interconnect Bridge): Anstatt das gesamte Substrat zu nutzen, werden winzige Silizium-Brücken direkt in das Substrat eingebettet . Diese Brücken ermöglichen eine viel höhere Dichte an Kontaktpunkten und damit mehr Bandbreite bei geringerem Energieverbrauch als AMDs Standard-Lösung .
Foveros: Dies ist eine echte 3D-Stapelung, bei der Tiles (wie Grafik oder Kerne) direkt auf einen Basis-Chip (Interposer) gesetzt werden . AMD nutzt ähnliches bisher fast nur für den 3D V-Cache .

2. Parallele vs. Serielle Kommunikation

- AMD: Nutzt primär serielle Links (ähnlich wie PCIe), um Daten zwischen den Bausteinen zu senden . Das ist robust, erfordert aber Logik zum Kodieren/Dekodieren, was Strom kostet.
- Intel: Setzt durch EMIB verstärkt auf parallele Verbindungen. Da die Bausteine durch die Brücken sehr nah beieinander liegen, können Daten massenweise nebeneinander übertragen werden, was die Effizienz steigert und Latenzen minimiert.

3. Logische Struktur (Topologie)

- AMD (Hub-and-Spoke): Wie bereits erwähnt, läuft fast alles über den zentralen I/O-Die . Das vereinfacht das Design, erzeugt aber einen "Flaschenhals" für den Datenaustausch zwischen Chiplets.
- Intel (Mesh/Foveros-Interconnect): Bei Architekturen wie Meteor Lake oder Sapphire Rapids sind die Tiles oft enger verzahnt. In Servern nutzt Intel ein Mesh-Gewebe, bei dem jeder Teil direkter mit anderen kommunizieren kann, ohne immer einen zentralen Hub zu passieren .

 

[Nighteye]

War halt beim ersten Arrow Lake (285K) dennoch der Hauptgrund für die schlechte gaming performance, weil es doch nicht so gut klappte wie Intel sich das gedacht hat.

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[Holt]

Ich habe diesbezüglich die Ki befragt

Die Aussage zum aktuellen Zustand scheint mir korrekt zu sein, denn es macht bei Dingen die es schon gibt, schone mehr Sinn die KI zu verwenden. Aber die Gerüchte durch die KI noch weiter verfälschen zu lassen, denn außer denen die bei Intel daran arbeiten, weiß keiner wie Nova Lake genau aufgebaut sein, funktionieren und performen wird.

War halt beim ersten Arrow Lake (285K) dennoch der Hauptgrund für die schlechte gaming performance, weil es doch nicht so gut klappte wie Intel sich das gedacht hat.

Dann lies doch mal die neueren Reviews, vor allem die der gerade erst erschienen Plus ("Arrow Lake Refresh") Modelle. Die ersten Reviews der Zen 5 RYZEN waren auch nicht so toll, aber auch da hat AMD dann ja nachgearbeitet, genau wie Intel bei Arrow Lake u.a. mit Intel 200S.