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Bald XDR-Speicher für Grafikkarten?

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Auf dem letztjährigen Intel Developer Forum zeigte [url=http://www.rambus.com]Rambus[/url] seine ersten funktionierenden XDR DRAM Module. Sowohl Samsung als auch Toshiba werden erste Module präsentieren können, wobei Toshiba 2005 mit der Massenproduktion beginnen möchte. In der entsprechenden Roadmap sind Speicher mit Taktfrequenzen von 3.20 GHz bis hin zu 6.40 GHz geplant, dies entspricht einer Bandbreite von bis zu 100 GB/s. Möglich wird dies durch Technologien wie Differential Rambus Signalling Level (DRSL), Octal Data Rate (ODR) und FlexPhase. Besondern interessant sollte hier ODR sein, denn diese Technologie macht es möglich, dass acht Bit an Daten pro Taktzyklus übertragen werden können. Auf dem normalen Desktop-Markt spielt Rambus kaum noch eine Rolle und so scheint man sich auf den Grafikkartenmarkt konzentrieren zu wollen. Ebenfalls 2005 soll auch der GDDR4 Speicher auf den Markt kommen, der eine Bandbreite von 89 GB/s hat und bei 2.80 GHz taktet.[center][img]http://www.hardwareluxx.de/reviews/Andreas/1_multipart_xF8FF_2_XDR_DRAM_lg.jpg[/img][/center]


[center][img]http://www.hardwareluxx.de/reviews/Andreas/1_multipart_xF8FF_5_XDR_sys_top_lg.jpg[/img][/center]


Memory physical description
  • 1 to 32 bit native data bus widths
  • 8 bank memory architecture
  • Point-to-point data interconnect
  • CSP packaging

Highest pin bandwidth
  • 3.2 to 6.4 GHz data rate
  • Octal Data Rate (ODR) signaling
  • Bi-directional differential RSL (DRSL)
  • Programmable on-chip termination
  • Adaptive impedance matching

Highest sustained device bandwidth
  • 6.4 to 12.8 GB/sec sustained data rate for x16 data bus width device
  • Up to 4 Bank-interleaved transactions at full bandwidth
  • Dynamic request scheduling
  • Early-read-after-write support for maximum efficiency
  • Zero overhead refresh

Low latency
  • 1.25/2.0/2.5/3.33 ns request packets

Low power
  • 1.8V Vdd
  • Programmable ultra-low-voltage DRSL 200mV swing
  • Low-power PLL/DLL design
  • Power-down self-refresh support
  • Dynamic data width support with dynamic clock gating
  • Per pin I/O power-down
  • Sub-page activation support

Ease in system design
  • Per bit FlexPhase circuits compensate to a 2.5ps resolution
  • XDR Interconnect uses minimum pin count

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