Für die Synchronisierung zwischen den Speichermodulen und dem Chipsatz wurde zusätzlich zum Systemtakt das bidirektionale Strobe Signal DQS eingeführt. Dieses parallel zu den Daten laufende Signal dient als Referenz für die Gültigkeit der Daten.
Der Schreib und Lesevorgang wird nicht mehr allein durch den Chipsatz geregelt, die DDR SDRAM Modul nehmen aktiv am Datenaustausch teil. Das DQS Signal wird abhängig vom Schreib oder Lesevorgang entweder vom Chipsatz oder vom DDR Chip generiert. Bei einem Lesebefehl erzeugt das DDR SDRAM das DQS Signal und zeigt dem Chipsatz die Gültigkeit der Daten mit beiden Flanken eines Takts an. Das DQS Signal für einen Schreibvorgang wird vom Chipsatz generiert und gesteuert. Es zeigt dem Speichermodul an, ob die empfangenen Daten gültig sind. Grundsätzlich soll das DQS-Signal dazu dienen, bei hohen Taktfrequenzen mit vielen physikalischen Einflüssen einen korrekten Datenfluss zu erreichen. Dies ist möglich, weil Laufzeitveränderungen, die auf die Daten einwirken, auch das DQS Signal beeinflussen und diese dadurch gleichzeitig am Empfänger ankommen.
Der Überrsichtlichkeit halber und ob der etwas anderen Nomenklatur bei DDR-SDRAM ist die folgende Tabelle für DDR-Speichermodule etwas anders als beim SDRAM aufgestellt. Zykluszeiten, CAS-Latency, Delay-Zeiten, Precharge Time und RAS Cycle Zeiten sind alle in Nanosekunden [ns] angegeben.
