N2P und N3P: AMD geht auch für den kommenden IOD auf fortschrittliche Fertigung

[HWL News Bot]

Bereits bekannt ist, dass AMD den CCD für die kommenden Epyc-Prozessoren mit Zen-6-Kernen alias Venice bei TSMC in einem 2-nm-Prozess fertigen wird. Um welchen Prozess es sich genau handelt, war und ist noch nicht bekannt. Leaker Kepler_L2 vermerkt im Forum von AnandTech: Der N2P-Prozess und damit eine auf Leistung optimierte Variante soll es sein.
... weiterlesen

 

[FirstAid]

Sollte der IOD bei der Zen 6 Generation auf 3 nm (N3P) Verfahren umgestellt werden, wird der Stromverbrauch signifikant heruntergehen.

Das war ja bis jetzt das einzige, verbliebene Argument der INTEL-Influencer, dass der Idle-Stromverbrauch bei RYZEN höher sei, als die INTEL CPUs.

 

[Holt]

Bereits bekannt ist, dass AMD den CCD für die kommenden Epyc-Prozessoren mit Zen-6-Kernen alias Venice bei TSMC in einem 2-nm-Prozess fertigen wird.

Wobei man da aber beachten muss, dass es die Zen6c Kerne (Dense-CCDs) sind und für die wird es nicht N2P sein, da die sowieso keine hohen Taktraten erzielen und N2P laut der letzten Roadmap von TSMC erst 2026 bereut sein wird:

In N2P gefertigt werden sollen die CCDs mit zwölf Zen-6-Kernen je Chip. Auch die Dense-CCDs mit den Zen-6c-Kernen sollen in N2P gefertigt werden.

Was keinen Sinn macht, die klassischen Zen6 Kerne mit 12 pro CCD werden in N3X gefertigt werden, was auch zur Roadmap von TSMC passt. Die Fertigung beginnt ja lange vor dem Marktstart und Zen5 (classic) Kerne werden auch jetzt in N4X gefertigt, da dies die Varianten für die höchsten Taktraten ist und diese CCDs ja auch in den Desktop RYZEN verwendet werden. Die aktuelle Zen5c (Dense) werden in N3 gefertigt, eben weil man da keinen besonders hohen Takt, sondern vor allem eine hohe Effizienz will.

Den IOD in N2 oder N3P zu fertigen, würde nur Sinn machen, wenn AMD zu Halbleiter Interposern zum Verbinden der Dies übergeht, so wie Intel es bei den Tiles seiner CPUs macht. Dies erlaubt viel mehr Verbindungen pro mm² als die bisher von AMD genutzte Technik die praktisch einem BGA Package entsprecht, welches auf die Trägerplatine gelötet ist. Daher muss der IOD bisher auch groß genug sein um alle Verbindungen realisieren zu können und eine noch kleinere Fertigung macht dann wenig Sinn, außer AMD will die iGPU massiv aufwerten oder eben die Verbindungstechnik ändern.

Bisher bestätigt hat man nur die Fertigung in 2 nm für die kommenden Epyc-Prozessoren.

Wobei man dabei aber eben beachten muss, dass AMD bei solchen Ankündigungen nicht zwischen den Zen6 Classic und den Zen6c Dense CPUs unterscheidet! Für Zen6c ist N2 der logische Schritt von der N3 Fertigung der aktuellen Zen5c Dies, aber für Zen6 (Classic) ist eben N3X der logische Schritt vom aktuellen N4X Prozess der Zen5 Dies.

 

[smalM]

Sollte der IOD bei der Zen 6 Generation auf 3 nm (N3P) Verfahren umgestellt werden, wird der Stromverbrauch signifikant heruntergehen.

Ist trotzdem überraschend, da nach N5 weder I/O noch SRAM geschrumpft ist.
Anscheinend sind die Geschäftsaussichten so, daß nicht mehr auf die kostengünstigste Produktionsvariante Wert gelegt werden muß, sondern AMD am Markt die höherwertige Produktion auch bezahlt bekommt.

 

[Holt]

Ist trotzdem überraschend, da nach N5 weder I/O noch SRAM geschrumpft ist.

Das Problem bei I/O Ist, dass man die Transistoren sowieso nicht so klein machen kann, damit sie nicht zu schnell altern und aufhören zu funktionieren. Dies war damals das Problem bei den SATA 3Gb/s Ports der Sandy Bridge Chipsätze im ursprünglichen B2 Stepping. SRAM ist auch nicht so viel im IOD, dies dürfte dort vor allem in der iGPU sitzen. Die iGPU dürften den größten Performancesprung machen, wenn die IOD der RYZEN dann in N3P oder N2 gefertigt werden, wobei ich nicht an N2 glaube, der Prozess dürfte zu teuer dafür sind und auch von den Kapazitäten könnte es da knapp werden. Bei den EYPC kann ich nachvollziehen, dass AMD hier die Leistungsaufnahme der IODs senken will, da dort ja sehr viele CPU Chiplets angebunden werden und sie obendrein eine Menge RAM Channels und PCIe Lanes bieten.

Wobei aber auch da das Problem bleibt, dass die bisherigen Verbindungstechnik einfach eine sehr geringe Anzahl an Verbindungen pro mm² erlaubt und daher eine bestimmte Diegröße erzwingt um diese unterbringen zu können. Wenn AMD bei der Fertigung des IOD auf N3 geht, würde ich erwarten, dass sie dann auch auf Halbleiter Interposer umsteigen werden, die viel mehr Verbindungen pro mm² erlauben, aber die Kosten weiter nach oben treiben.

 

[Bitmaschine]

Wäre ja super, wenn auf 12 Rechenkerne pro Chiplet erhöht wird, dann noch einmal die AM5 Plattform bedienen und die Boardpartner ab dem 6XX Chipsatz aktiv im BIOS unterstützen. Eine 24 Kern CPU (48 Threads) XX950 X3D würde mir schon gefallen. Wenn nicht, dann überspringe ich die neue Generation und bleibe bis dahin bei der 7950 X3D, dann komplettes neues Setup, weil die meisten Kinderkrankheiten bzgl. Hardware und Treiber ausgemerzt und für mich wichtige Programme, samt Betriebssystem entsprechend angepasst sind. Ich will mich nicht unnötig ärgern, weil das eine oder andere herumzickt. Zusammenbauen, einschalten, installieren .... funzt (ich weiß, es ist ein Wunschdenken bei Windows, was nicht ist, kann nur besser werden)

 

[Holt]

Wäre ja super, wenn auf 12 Rechenkerne pro Chiplet erhöht wird, dann noch einmal die AM5 Plattform bedienen und die Boardpartner ab dem 6XX Chipsatz aktiv im BIOS unterstützen.

Was die BIOS Unterstützung auf den Boards mit den ersten Chipsätzen der Plattform angeht, hat sich AMD ja schon bei AM4 mit den 300er Chipsätzen anfangs nicht mit Ruhm bekleckert und diese erst recht spät für Zen3 CPUs nachgeliefert. Aber hoffentlich haben sie daraus gelernt und machen es dieses mal gleich. Was die 12 Kerne pro Chiplet angeht, scheinen die Gerüchte hier eindeutig zu sein und ebenso, was AM5 angeht.

ich weiß, es ist ein Wunschdenken bei Windows

Keine Ahnung was für die Leute immer bei ihren Windows Installation anstellen, aber ich hatte da nie Probleme. Ich installiere Windows und die nötigen Treiber, aber keine unnötigen Tools und es läuft bei mir immer stabil. Allerdings verzichte ich auch auf OC und teste das RAM vor den Installation des Betriebssystems ausgiebig mit Memtest86/Memtest86+.

 

[FirstAid]

Das Problem bei I/O Ist, dass man die Transistoren sowieso nicht so klein machen kann, damit sie nicht zu schnell altern und aufhören zu funktionieren. Dies war damals das Problem bei den SATA 3Gb/s Ports der Sandy Bridge Chipsätze im ursprünglichen B2 Stepping.

Spare Dir doch in Zukunft Deine alternativen Fakten.

Firma INTEL hatte damals die "Metalloxid-Schicht des PLL-Transistors für die 3-Gbit/s-Schaltung zu dünn" gemacht. Es war ein Designfehler seitens INTEL,

was Du wiederHOLT herbeifantasiert ist grenzwertig. Siehe Quelle.

Ob man den IOD auf fortschrittliche Fertigung umstellt, war immer nur eine Kostenfrage.

Intels defekte Sandy-Bridge-Chipsätze - Bestandsaufnahme

In diesem Artikel werden wir laufend aktualisierte Informationen als Updates zur Intel Sandy-Bridge Problematik bereitstellen.

www.notebookcheck.com

 

[Ripcord]

Ach ja der alte Sata Bug. Zum Glück wurde das früh genug erkannt, trotzdem dauerte es Wochen bis die neue Revision hier angekommen ist und alles lag bereits bereit zusammengebaut zu werden 😬

 

[Lachgasschaufler]

Ach ja der alte Sata Bug. Zum Glück wurde das früh genug erkannt, trotzdem dauerte es Wochen bis die neue Revision hier angekommen ist und alles lag bereits bereit zusammengebaut zu werden 😬

Wobei das auch schon sehr hochgeschaukelt war. Soweit ich mich erinnere hieß es dass 5% der mainboards auf dauer eienn defekt haben würden. Klar damals bie den stückzahlen durchaus nicht zu vernachlässigen, aber einige taten so als ob ihnen das mainboard sofort um die ohren fliegen würde

 

[Icke-ffm]

Ob man den IOD auf fortschrittliche Fertigung umstellt, war immer nur eine Kostenfrage.

Eben, genau so wird es am Ende auch sein, AMD hatte am 28.6.22 mit Beginn der Kriese Abnahme Verpflichtungen von 393Mil für 2027 und schon im April 23 waren es nur noch 272Mil die bis 12/23 auf 199Mil und bis 12/24 auf 197Mil weiter gesunken sind, erst seit Q1/25 sind diese wieder ordentlich auf 1,759Mrd. Q1/25 und 2,804Mrd. Q2/25 gestiegen sind.
Somit gut möglich das AMD Bestellte 3nm für +2027 vorgezogen hat und nun voll auf 2nm geht.
bleibe dabei 3nm war für TSMC weit unter den Erwartungen und wird hinter 5&2nm zurückbleiben Umsatzes stärkster Prozess bei TSMC wird er wohl nicht mehr, da Nvidia den auslässt und Apple auf 2nm geht werden das Volumen die kleinen nicht mehr rumreissen können

 

[Luebke]

Ist trotzdem überraschend, da nach N5 weder I/O noch SRAM geschrumpft ist.

das eine hat mit dem anderen wenig zu tun. für die kerne hat der shrink relavante auswirkungen auf eigenschaften wie taktpotential und leistungsaufnahme. für I/O und sram wirkt sich das bei weitem nicht so aus, die produktionskosten sind aber für alle komponenten entsprechend höher durch das kostspieligere fertigungsverfahren. darum ist es offenbar hier wirtschaftlich sinnvoll I/O und sram im etablierten, kostengünstigeren fertigungsprozess herzustellen. durch den modularen aufbau der cpus kann für jede komponente eine eigene wirtschaftlichkeitsabwägung getroffen werden.
mutmaßlich ist auch der platzbedarf auf dem DIE noch relevant, sonst würde AMD womöglich den I/O noch in 14 nm fertigen lassen um kosten zu sparen. y not?